基于TMS320C6455的视频动目标检测装置设计
1．4 数字图像序列导入
数字图像的处理主要在DSP中进行，为了提高图像处理的速度，需要借助其强大的EDMA功能。TMS3206455提供由增强型直接存储器访问EDMA(Enhanced Direct Memory Address)控制器，无需CPU的参与就能够完成存储器映射空间的数据传输，可以满足多种海量数据交换的处理系统需求。
数字图像序列的导入和DSP内部存储均采用了RAM乒乓结构进行。在FPGA中主要完成YUV422数字图像的乒乓缓存，在DSP中主要完成数字图像序列的乒乓处理和循环存储，结构组成如图3所示。本文引用地址：//m.amcfsurvey.com/article/187433.htm
FPGA的图像乒乓缓存以行(512像素)为单位，依据FPGA内部的RAM资源来确定乒乓缓存空间的大小，利用行同步时钟(或其分频信号)来同步实时写入图像数据。由于DSP的EDMA速度资源空间很大，即使内部资源很小的FPGA，只要其内部RAM空间超过1 k(512x2像素，2行图像数据)，就能够实现该乒乓结构。
DSP则利用时间指针进行图像序列的乒乓循环存储和处理，在EDMA实时导入当前场的图像的同时，完成对上场图像的算法处理。这样的乒乓结构可以根据DSP的内存空间的大小和算法的需求进行合理的设计，乒乓循环帧数n=2，3，4…。
TMS3206455内部提供有2 096 K字节的L2 SRAM空间，除了预留程序、数据存储、算法空间外，还可以提供至少8场(8x512x256=1 024 KB)图像的存储空间，系统还可以备选DDR2作为扩展内存，为图像序列的乒乓缓存提供了充足的高速存储空间支持。
1．5 字符叠加
为了让观测者更清楚地了解目标的信息，视频处理装置通在显示图像上实时叠加字符，采用的方法是在图像上直接进行模拟或数字信号叠加。本装置的字符叠加采用Philips公司的视频编码芯片SAA7121H完成，显示信息可以通过DSP进行动态控制，保证信息的实时、直观。
TMS3206455通过I2C总线对SAA7121H进行配置，在FPGA中对SAA7113H输出的YUV视频信号进行处理并提取同步信息，作为后面字符叠加的同步控制信号。需要叠加的字符点阵库存储在FLASH中，由DSP控制的实时显示字符内容存储在FPGA的RAM中；在视频同步信息的控制下，字符叠加模块在视频信号的特定(显示)位置读取RAM中的数据，并将字符点阵与视频信号进行叠加，产生所需的带字符的视频。视频字符叠加过程如图4所示。
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