实用模拟BIST的基本原则

　　可以在模拟BIST的数字电路中使用全加法器，但很多情况下，用二进制计数器可以更高效地实现均化。用简单的均化或减法都无法抑制掉非随机的噪声，例如来自邻近同步逻辑或60 Hz电力线的干扰。不过，可以通过与干扰的同步采样，或对干扰频率作整数周期的积分，从而降低其影响。

　　为获得成本效益，BIST电路必须有高于待测电路的成品率。对于数字BIST的情况，这种要求只是意味着其面积必须小于待测电路面积。然而对于模拟BIST，这一原则还意味着BIST必须在不影响成品率情况下，实现所需要的线性度、噪声以及带宽。在一项研究中，一个测试芯片上只有70%的小型模拟BIST电路可以实现所需要的测量精度。该BIST的成品率对SoC（系统单芯片）的影响等同于电路占整个SoC的30%情况。

　　使BIST的成品率高于待测模拟电路的最佳方式是尽可能减少BIST中的模拟电路数量，即使其数字化。通过在多个功能之间共享一个BIST电路，可以减少与BIST电路有关的面积。数字BIST可以很容易实现这一任务，但模拟BIST则相反，因为需要测试的功能之间存在差异性。这就是MadBIST建立的原因，这种方法由MF Ton er和Gordon W Roberts共同开发。采用MadBIST时，一只DSP
DSP

　　dsp是digital signal processor的简称，即数字信号处理器。它是用来完成实时信号处理的硬件平台，能够接受模拟信号将其转换成二进制的数字信号，并能进行一定形式的编辑，还具有可编程性。由于强大的数据处理能力和快捷的运行速度，dsp在信息科学领域发挥着越来越大的作用。 [全文]

首先测试一只ADC然后才是DAC。MadBIST、ADC和DAC，然后再测试其它模拟电路。

　　采用共享分析块有一个问题，即将感兴趣的模拟信号传送给分析块。完成这个工作一般采用模拟总线，但它们会带来负载、噪声和非线性，并且会减小带宽。一种替代方法是在本地将信号转换为某种数字表述，然后采用一个数字总线。

　　模拟BIST必须能够采用基于规范的结构化测试。换句话说，所做激励与响应分析的结果，必须能与模拟电路的功能规范作校对，但它们也必须面向制造缺陷，帮助做诊断，并尽可能减少测试时间。面向缺陷的测试有助于完成这个任务，但一般不会尝试使用仿功能测试。飞利浦（现在的恩智浦公司）在1995年首先在基于规范的传统模拟测试与面向缺陷的测试之间做了一个公开的行业对比。结论是：当设计规范有更大的裕度，并且过程得到良好的控制时，面向缺陷的测试能对相近的缺陷覆盖实现更快的测试。另一方面，基于规范的测试对保持测试覆盖和成品率都是必要的。

　　数字BIST天然地就采用一种仿功能的激励，因为几乎任何1和0的模式都能表示功能模式下的输入信号，包括伪随机数据。而为模拟电路提供一种仿功能激励则可能复杂得多。伪随机噪声是一个诱人的模拟激励，它能处理很多潜在的缺陷，并且易于生成。一只电阻
电阻

　　电阻，物质对电流的阻碍作用就叫该物质的电阻。电阻小的物质称为电导体，简称导体。电阻大的物质称为电绝缘体，简称绝缘体。 [全文]

和一只电容就可以对数字BIST中的LFSR输出做滤波，产生一个模拟波形。乘法器和加法器可以将待测模拟电路的响应与其伪随机输入做交叉关联。

　　另外一种更容易实现的方案是，将电路输出端连接到输入端，必要时增加增益或反相，从而将电路重新配置为一个振荡器，并测量其振荡频率。这种技术具有面积效率。不幸的是，这两种方案都被证明难以使用，因为测量对于噪声和非线性都太不敏感，而诊断也不实用。

　　ATE广泛采用一种线性斜坡与单音正弦波作为测试激励，从而有效地测试ADC和DAC的线性度，并作诊断辅助。在片上产生一个纯斜坡或正弦波的最强大方式是在一个循环移位寄存器中存储一个周期性的sigma-delta码流，不过这种方案可能需要数千个逻辑门，外加模拟滤波。所幸的是，一个激励块可能就足以应付一片SoC中的所有模拟功能，并且可以有效地将串行数字码流送给芯片的各个区域。

　　激励生成的最简单而有用的信号是一个数字方波，可以用它去测量一个步长，或一个脉冲响应。令人惊讶的是，对于一个用于生成波形的采样比较器来说，精确DC电压是一种困难的激励或基准，除非求助于需要更多自测的模拟技术。对一个占空比可编程的数字波形做低通滤波，可以产生一个基本上是DC的波形，其平均电压取决于占空比，并且在高开关
开关

　　开关是最常见的电子元件，功能就是电路的接通和断开。接通则电流可以通过，反之电流无法通过。在各种电子设备、家用电器中都可以见到开关。 [全文]

频率时，平均电压还取决于数字信号上升和下降时间的不匹配度。

　　降低开关频率，就降低了DC电压对这种不匹配的敏感度，但增加了DC电压的峰峰变动。在模拟功能中（如稳压器），增加有源低通滤波就可以减少这种噪声。但采用这种方案的模拟BIST必须对滤波做测试。更适合于BIST的是在“高速模拟电路测试与验证研讨会”上刚刚演示的一种技术。

　　3.4 原则四

　　模拟BIST的最后原则是，必须通过与上下测试极限值的比较，将其结果输出为一个数字测量值以及合格/不合格的比特。如果要将一个模拟的电压结果送至片外做特性描述，它就可能遭到损坏，并且可能需要混合信号ATE。一个未在片上与极限值比较过的数字结果可能需要用ATE去捕捉和分析数字字，而不是单个比特，这就不能使用最常见的测试模式语言WGL（波形生成语言）和STIL（标准测试界面语言），以及很多低成本的测试仪。单有合格/不合格的结果将无法确定参数特性，也缺乏测量的可重复性，而这是设定测试极限的一个基本步骤。

　　了解了这些基础原则，就明白，实用PLL BIST既没有采用模拟电路，也没有使用延迟线，因此它对噪声的敏感度弱于待测PLL。例如，PLL必须每纳秒生成一个低抖动边沿，并尽量减小抖动的累积。但是，PLL BIST可以用一个预测试的低抖动时钟对边沿作欠采样，时钟通过几个数字反相器传送，这些反相器有快速的转换性能，尽量减少附加的抖动。

　　如果没有预测试的时钟，则PLL可以对相同芯片上工作在一个略为异步频率的其它PLL边沿作采样。获得的抖动测量结果是两个抖动水平之和；随机抖动不可能相互抵消。在一个直方图中增加很多这类采样，可以降低寄生噪声的影响，并且以与任何干扰相同速率采样，可以进一步降低这种影响。

　　4 模拟BIST的需求

　　过去15年来，很少有什么人提出的模拟BIST技术包含了上述所有原则。但所有这些原则都是BIST实用性与性价比的关键。开发一种实用的模拟BIST已被证明有太高的挑战性，但工程师们无疑将开发出一些包含这 些原则的技术，因为对它们的需求在不断增加。

　　SoC中正在加入更多的系统模拟功能，有更多的管脚数和门数，所有这些都推升了测试时间与测试成本。增加嵌入闪存会大大增加测试时间（远不止一分钟），从而绝对需要多址的测试，这种要求又推动了对低管脚接入以及更多模拟测试资源的需求。

　　阻止采纳模拟BIS或任何其它新的模拟测试技术的最大障碍是，缺乏被行业接受的模拟故障模型。所幸的是，在2009年国际测试会议上一个小组讨论结果是，一些讨论成员表达了对开发一种IEEE赞助的标准化模拟故障模型的兴趣。小组成员还同意，在行业可以采用任*技术以前，更多的DFT（可测试设计）自动化是必要的，这种情形已出现在IC的数字部分。只有当IC设计者采纳了系统化的通用技术，可以测试一片IC上的多个功能时，EDA
EDA

　　电子设计技术的核心就是eda技术，eda是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子cad通用软件包，主要能辅助进行三方面的设计工作，即ic设计、电子电路设计和pcb设计。eda技术已有30年的发展历程，大致可分为三个阶段。70年代为计算机辅助设计(cad)阶段，人们开始用计算机辅助进行ic版图编辑、pcb布局布线，取代了手工操作。80年代为计算机辅助工程(cae)阶段。与cad相比，cae除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。cae的主要功能是：原理图输人，逻辑仿真，电路分析，自动布局布线，pcb后分析。90年代为电子系统设计自动化(eda)阶段。 [全文]

公司才会开发自动化方案。