一种基于PCI总线的反射内存卡设计

　　FIFO 控制器内部各模块功能如下:

　　(1) 数据解析对从网络中接收的数据进行判断，如果是中断事件将中断数据写到中断FIFO 中，如果是需要共享的数据则一部分送到SDRAM 控制器，一部分送仲裁机构;(2) 数据封装对本节点发送的数据重新打包，加入数据类型、数据包长度、发送节点ID、目标节点ID 及校验等相关信息，以便于其他节点对数据进行解析;(3) 仲裁机构对来自接收FIFO 的数据和本节点发送到数据进行仲裁， 当他们同时到达时来自接收FIFO的数据优先;(4) 读信号产生器在接收到半满中断时产生读信号，从接收FIFO 中读出相应的数据，避免FIFO 充满或溢出;(5) 写信号产生器在仲裁机构向下发送数据时给发送FIFO一个写信号。FIFO控制器仿真时序如图4所示。

图4 FIFIO 控制器仿真时序

　2.3 编解码控制器

　　编解码控制器由信号产生器、数据校验、8B/10B编码、8B/10B 解码组成。编解码控制器结构如图5 所示。在这部分主要是进行数据8B/10B 编解码，以与编解码芯片数据格式匹配同时给编解码芯片的正常工作提供控制信号，数据编解码控制器仿真时序如图6 所示。

图5 编解码控制器结构图

　图6 数据编解码仿真时序