PCM串行数据流同步时钟提取设计
(2)在同步时钟相位出现很大偏差时，若PCM输入信号在某全局时钟上升沿过后很短时间到来，同时分频计数器输出同步时钟上升沿随后出现，接收系统将对该码元进行一次采样，此时，若紧随其后的全局时钟上升沿检测到该PCM信号上升沿且计数器count2值为21，就会误校正输出同步时钟相位，出现如图1所示情况，同步时钟上升沿在本码元内出现两次，一个PCM输入高电平码元被采样两次，产生接收错误。本文引用地址：//m.amcfsurvey.com/article/187615.htm
上述两种情况中，出现第一种会造成采样错误影响信号的后续处理，第二种情况则会造成采样时钟相位校正错误，导致信号采样失败。
针对这两种情况，需要对基本方法进行进一步完善，设计中分别给出如下方法来解决：
(1)针对计时计数器溢出情况，在提取模块中设置一个溢出位overflow，在count2溢出时置位为1，此时，全局时钟检测到下一个PCM输入信号上升沿时忽略计数器计数值立即进行相位校正，以推迟校正代替漏校正，达到改进系统工作性能的目的。添加该处理过程后，系统对相应情况校正结果如图2所示。图中count2计数器溢出后overflow置高电平，在遇到下一个PCM输入信号上升沿时立即校正输出时钟相位，未考虑count2中计数值为8小于20的因素。
(2)针对采样输出时钟的误校正情况，在功能模块中设置一个标志位changed，当某PCM高电平码元内已经发生采样时钟的上升沿跳变changed位置1，这时，在该码元未结束前不再进行校正，changed标志位置位后在计时计数器计数值大于20时清除。如图3所示。
经过上述的异常情况的处理程序，同步时钟提取功能模块将能够正确地从输入的PCM数据流中得到准确的具有合适相位的采样时钟输出供接收数据使用。
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