基于TMS320C6722的高速铁路信号发送与接收模拟系统

1.1信号发送单元

信号发送单元主要实现信号的产生和发送，同时还可在信号中混入噪声，进行实际轨道信号的模拟。信号发送由上位机控制，上位机选择发送信号的幅度、载频、调制频率等参数，并选择是否添加噪声，然后通过USB传输到硬件系统控制DDS发码单元发送相关制式铁路信号。在发送过程中，上位机界面可以实时显示信号的发送参数和相应波形。

1．2信号解调单元

信号解调单元负责接收信号，对其进行时域和频域分析。通过对载频信息的检测完成对各种制式的确定，然后按照不同制式的解调算法进行解调。信号解调过程首先由A／D采集DDS发送的轨道信号，然后采集数据送人DSP处理器，DSP判断信号制式进行相应解调，解调后的数据通过双口RAM送人ARM协处理器，ARM控制液晶显示信号制式、载频、调制频率等，并通过USB传输解调信息到上位机实时显示。

2.系统硬件分析

系统的硬件整体框架图如图2所示。


图2 硬件整体框架

2．1双CPU单元

采用TI公司的浮点DSP处理器TMS320C6722作为整个系统的核心，应用其出色的运算能力和数据处理速度快、精度高等优点，完成系统的数据处理任务。控制单元采用CORTEX－M3为内核的ARM芯片STM32F103ZET6作为核心，其强大的控制能力，满足了整个系统的控制要求；其丰富的外设配置，为系统的扩展和升级提供了很大的空间。

2．2主要外围电路单元

DDS发送单元以AD9831为核心，配合相应算法及程序发送正交化FSK信号和数字编码信号。由于AD9831频率寄存器切换选择线（FSELECT）需由定时器的输出脉冲控制，以实现多频之间切换，而DSP芯片定时器未设置定时器的外部引脚，故DDS的控制由协处理器STM32F103ZET完成。

信号采集单元以MAX1322为核心，通过并行数据线与TMS320C6722相连，AD_E0C＃连接C6722的外部中断引脚，读写及片选由CPLD逻辑译码产生。

2．3通信单元

系统中DSP和ARM之间采用双口RAM（IDT70V24）通信。该芯片配有两套完全独立的数据线、地址线、读／写控制线，允许主从控制器对双端口存储器的同一单元进行同时存取。两套完全独立的中断逻辑用来实现两个CPU之间的握手控制信号；两套独立的“忙”逻辑，保证两个CPU同时对同一单元读／写操作的正确性；读／写时序与普通单端口存储器完全一样，存取速度完全适合高速、实时的通信系统。

PC和ARM之间采用USB或RS－232串口通信。

2．4 CPLD模块

采用ATMEL公司的CPLD芯片ATF1508AD完成对整个系统的时序控制和硬件接口逻辑。它可以把DSP芯片进一步解放出来集中完成数据处理工作，提高DSP芯片的使用效率；它还实现复位控制、输出时钟的功能。

3.轨道信号的改进方案

如果以目前的轨道电路为基础对现有铁路轨道信号进行改进，将大大降低改造成本，而且改造容易，可以迅速普及。以下提出的方案基于目前的轨道电路。