基于HyperLynx的高速PECL交流耦合时钟
输入激励设置为．500 MHz、占空比为50的时钟源，在LineSim的数字示波器的仿真结果窗口中显示的波形如图6和图7所示。
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消除振铃现象的方法有降低系统时钟频率、缩短传输线长度、采用正确的端接方式3种。由于本系统的时钟频率是固定的，而传输线长度又由PCB(印制电路板)的物理布局所限定，故只有采用正确的端接方式最为经济灵活。常见的端接方式有源匹配和负载匹配，下面介绍这两种方法的原理。
源匹配要求为输出端串联一个电阻，使源阻抗R。等于线路阻抗Z。，串联后，源反射系数等于0，从而消除了负载上的反射信号。换言之，串联的电阻吸收了发射的信号。本电路改进后如图8所示，在输出端串联了一个的电阻Rs，Rs=z0一R0=50-4=46 Ω，串联后的接收端波形见图9。从图9可看出，串联一个电阻后，接收端的波形得到了很大改善。但是这种方式稍微减小了接收波形的幅度值。但总的来说，信号还在ADC的接受范围内，不会对ADC性能有较大影响。
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，以消除反射，在这里采用交流负载匹配，即由一个电阻RL串联一个电容CL然后并联到原接收端负载上，这样相比单接一个电阻最大的好处是可以降低直流功耗。改进的电路如图10所示。
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4结束语
在高速时钟电路的设计中，信号完整性问题一直是困扰设计人员的问题，本文提出的PECIL高速时钟设计是在ADC设计中成功与否的关键因素。通过HyperLynx仿真，可以在最大程度上避免设计中的信号完整性问题。本时钟设计已在PcB实物上得到验证，取得了与仿真一致的效果，证明使用HyperLynx辅助设计人员进行关键时钟路径的设计是可行的。
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