基于FPGA的多通道数据采集系统设计
在实际应用中并不是每个通道都被使用，AD的采样率也不只一种，所以在通道的控制和采样率设置上应该具有可选择性。
通道和采样率选择模块提供2个8 bit的控制寄存器A和B。如图3所示，寄存器A的0～4 bit分别对应ADC通道CH0～CH4，5～7 bit保留；寄存器B的8 bit分别对应采样率FS0～FS7。如果要选择某几个通道，只需将寄存器A中相应的位置1，其他位置0，AD采样控制模块就会根据该寄存器中的内容使能相应的通道。如果要选择某一个采样频率，只需把寄存器B中相应的位置1，其他位置0，时钟模块会产生相应的时钟控制AD的采样率。在开启数据采集之前，ARM应根据所要求的通道和采样频率向寄存器A和B写入相应命令字。本文引用地址：//m.amcfsurvey.com/article/188551.htm
2.2 时钟模块
本设计中外部输入时钟为16.384 MHz。由于设计中各个模块工作时钟的不同以及AD采样率的变化，所以需要多种不同的时钟信号。时钟模块的功能就是根据不同采样率为各个模块提供所需的时钟信号。由于该设计采用同步时序电路，它是基于时钟触发沿设计，对时钟的周期、占空比、延时、抖动提出了较高的要求，为此本设计中采用FPGA所带的PLL时钟资源驱动设计的主时钟，使其达到最低的时钟抖动和延迟。
2.3 双口RAM模块
本设计中双口RAM用于数据缓存，一方面存储各个AD芯片转换的数据，另一方面供ARM读取数据做进一步的存储与处理。它具有真正的双端口，可以同时对其进行数据存取，两个端口具有独立的控制线、地址线和数据线。该双口RAM模块是通过调用AlteraFPGA自带的参数化模型库(Mega-lpm)实现的。
2.4 A/D采样控制模块
A/D采样控制模块的主要任务就是根据ADS1255的转换时序图，在其芯片的引脚发出相应的时序控制信号，使ADS1255完成启动、配置和数据读取等操作。ADS1255的控制操作如下：首先设置ADS1255的参数配置，读数据模，然后启动转换，通过查询ADS1255的DRDY信号判断是否转换完成，转换结束后将数据按bit顺序读出。同时将数据输出给串并转换模块，完成一次A/D转换操作。采样控制模块每完成一次采样操作，则停止等待下一个触发脉冲的到来。
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