基于虚拟图像注入的目标模拟器设计

　　所以寄存器SCIHBAUD和SCILBAUD中的值分别为00H和60H。
　　FPGA程序结构图如图5所示，设计中使用Verilog HDL硬件描述语言进行时序设计。

　　从图5可以看出，采用模块化的设计方法，图像数据的写操作和读操作分别工作在两个不同的时钟域内，数据的写入是连续的，数据的读出是按照一定的帧频和行频进行的。本设计采用双端口RAM构造异步FIFO的方法来实现。一方面要解决异步FIFO设计中存在的难点；另一方面要与Camera Link接口进行视频数据的同步控制，生成场同步信号FAVAL和行同步信号LVAL。
　　整个程序可分为6个模块。其中FIFO控制器模块中包含一个双端口RAM，用来存储数据及控制读写操作；写地址与满标志逻辑生成写地址并产生满标志，写地址和写使能由DSP提供；读地址与空标志逻辑生成读地址并产生空标志，读时钟由系统时钟通过计数分频得到。因为读操作要在LVAL信号的控制下完成，所以读使能信号使用LVAL，其中空、满状态通过增加标志位和划分地址空间来产生；比较逻辑用来异步比较读、写地址，并产生将满、将空信号，其中读、写地址用格雷码指针表示。该设计很好地解决了异步FIFO设计中存在的两个关键问题，即降低了电路中亚稳态的出现概率，正确产生了空、满状态逻辑[3]。FVAL和LVAL的计算方法如下所述。
　　设计中像素时钟信号PIXCLK的频率为10 MHz。模拟的图像数据的像素为320×240，帧频为50 Hz，即每秒传输50帧图像。行同步信号LVAL和帧同步信号FVAL均由像素时钟信号进行计数产生，其时序如图6所示。

　　图6中，P1为35个PIXCLK时钟周期；A为320个PIXCLK；即一行包含320个像素点；Q为47个PIXCLK；P2为13个PIXCLK，帧同步信号FVAL为低电平的时间是111 872个PIXCLK。一帧图像包含240行有效数据，可计算出传输一帧图像信号的时间为240×(A+Q)+P1+P2+111 872=200 000个PIXCLK时钟周期，帧频为10 MHz÷200 000=50 Hz[4]。
5 实验结果
　　将DSP程序和FPGA程序下载到实验板中，使用开发工具Quartus II6.0中自带的逻辑分析仪SignalTap对试验中的主要信号进行采样监测，采样结果如图7所示。其中data为写入数据，wraddress为写地址，rdata为读出数据，raddress为读地址。当行有效信号lval为低时读操作停止，当写满信号为高时数据停止写入。结果表明信号时序准确，数据和地址没有毛刺现象。最后将实验板连接到图像采集卡，模拟的图像像素是320×240，频率是50 Hz，通过观看采集卡采集的图像，表明图像时序稳定，能够达到设计要求。

　　设计中采用新的虚拟图像注入方法的目标模拟器为训练系统提供目标的图像数据，该方法实现简单。基于Camera Link接口协议的图像信号采用LVDS方式传输，增加了传输距离，提高了传输过程中的信号精度。经过试验测定图像数据信号稳定、可靠，各项指标与目前光电跟瞄设备采用的红外热像仪输出图像格式吻合，实时性满足要求，能够很好地完成操作手对光电跟瞄设备的跟踪训练和日常维护的任务。