300MSPS高速10位D/A转换器AD9751

4 应用设计

4. 1 基准电压

AD9751内含一个1.2V的带隙基准电压。使用内部基准时，在引脚REFIO和ACOM之间接0.1μF的电容可达到去耦的目的。

外部基准可以提供一个固定的基准电压以提高精度和漂移特性，有时还可以给增益控制提供一个可变的基准电压，从而起到乘法器的作用。因此，也可以使用接于REFIO端的外部基准。

4.2 锁相环时钟

AD9751的PLL可用来产生用于边沿触发锁存器、多路选择器以及DAC所必需的内部同步2倍时钟。PLL电路包括一个相位检测器、电荷泵、压控振荡器（VCO）、输入数据率范围控制电路、时钟逻辑电路和输入/输出端控制电路。当使用内部PLL时，RESET接地。而当AD9751处于PLL有效模式时，LOCK作为内部相位检测器的输出。当它被锁定时，该模式下锁定输出为逻辑“1”。

表1给出了当PLL有效时，DIV0和DIV1在不同状态下的输入时钟频率范围。

表1 PLL有效时DIV0和DIV1不同状态时的时钟速率

当频率锁相环电路的VDD接地时，频率锁相环电路将处于无效状态。此时，外部时钟必须以合适的DAC输出更新数据率来驱动CLK的输入端。存在于输入端口1和端口2的数据的速率和定时依赖于AD9751是否交替输入数据，或者仅仅响应单端口上的数据。

当PLL无效时，DIV0和DIV1不再控制PLL，但是它们可被用来控制输入多路复用器上的数据输入是交替还是不交替输入。表2给出了在PLL无效时，DIV0和DIV1在不同组合方式下工作模式。

表2 PLL无效时DIV0，DIV1不同组合时的输入模式

4.3 模拟输出

AD9751 有两个互补的电流输出端IOUTA和IOUTB，它们可以配置成单端或差分两种工作模式。IOUTA和IOUTB可通过一个负载电阻RLOAD被转换成互补的单端电压输出VOUTA和VOUTB。而使差分电压VDIFF存在于VOUTA和VOUTB之间，同时也可以通过一个变压器或差分放大器来将差分信号转换成单端电压。

4.4 数字接口

AD9751 的数字输入端包括两个通道，每个通道有10个数据输入引脚，同时还有一对差分钟输入引脚。它的10位并行数据输入遵循标准的直接二进制编码形式。DB9为最高有效位（MSB），DB0为最低有效位（LSB）。当所有数据位都为逻辑“1”时，IOUTA产生满刻度输出电流。当满刻度输出电流在两个输出端作为输入码元的函数被分离时，IOUTB产生互补输出。

通过使用一个边沿触发的主从锁存器可以实现数字接口。当PLL有效时，或者当使用内部时钟倍增器时，DAC输出端在每一个输入时钟周期均被更新两次，其时钟输入速率高达150MSPS。这使得DAC的输出更新率为300MSPS。虽然转换边沿的位置可能影响数字馈通和失真特性，但是只要满足规定的最小倍数，其建立和保持时间就可以在同一时钟周期内变化。输入数据在占空比为50%的时钟下降沿转变时，可获得最佳的特性。

AD9751 有一个灵活的差分时钟输入端口，采用独立的电源（如CLKVDD，CLKCOM）可以获得最优的抖动特性。两个时钟输入端CLK+和CLK-可由单端或差分时钟源所驱动。对单端工作来说，CLK+应被一个逻辑电源所驱动，而CLK-则应当被设置为逻辑电源的门限电压。这可以通过如图2（a）所示的一个电阻分压器/电容网络来实现。而对于不同的工作情况，CLK+和CLK-都应当通过一个如图2（b）所示的电阻分压网络被偏置到CLKVDD/2来完成。

因为AD9751的输出转换速率高达300MSPS，因此对时钟和数据输入信号的要求很严。减小减摆率和相应的数字电源电压（DVDD）可降低数字馈通和芯片上的数字噪声。

另外，数字信号的路径也应当尽量短，而且应当与运行长度匹配，以避免传播延时的不匹配。在AD9751的数字输入端和驱动器输出端之间插入一个低值电阻（例如20Ω到100Ω）网络有助于减小在数字输入端的任何超调与上升沿，进而减小数字馈通。对于比较长的线路和更高数据率，采用带状线技术并增加合适的终端电阻可保持“清洁”的数字输入端。