基于多IP核复用SoC芯片的可靠性研究
IP核间通信总线的稳定性直接关系到整个系统的可靠性。我们对IP核间的通信进行了研究, 加入一些检错模块, 保证通信时数据的正确性, 进而提高整个系统的可靠性。
图4
IP核间通信采用AMBA 2. 0 AHB 和APB 片上总线协议, 增加一个AMBA Controller模块对整个AMBA 片上通信进行监控,通过检错信号反馈信息对该模块采取进一步的保护措施, 当出错时, 使整个流水线重启, 保证通信数据正确, 错误数据被抛弃。检错算法采用2位奇偶校验。
IP核间可靠性通信原理如图4所示。
2. 3 嵌入BIST电路, 检测IP核的工作状态
B IST ( Built- In SelfTest) 是一种芯片内建自测试, 即在芯片上集成一种自我检测的电路。基于DFT思想, 在片上集成了一种B IST模块来提高系统的可靠性。在芯片内增加产生激励和做测试分析的电路, 使芯片不但能完成逻辑功能, 还能在外部给定测试方式命令时进行自我测试分析, 并输出结果。这种结构的电路既不需要准备测试码, 也不需要专门的测试设备。电路中包含有测试码生成部件、扫描测试电路和测试结果输出部件, 如图5 所示。
图5
SoC 芯片在上电运行中自动对自己的运行状态进行监控, 并通过扫描输出信号即时返回该IP功能模块的状态信息, 在其它控制模块中再根据这些状态信息采取相应策略保证SoC 的可靠运行。
3 结束语
对于SoC 芯片, 可靠性是首要考虑的问题, 基于多IP复用SoC 的设计技术, 重点解决处理器的可靠性、多IP核间通信的可靠性、IP核工作异常状态研究, 可以进一步提高SoC 芯片的可靠性。
近几年来本单位根据智能终端产品特点, 进行智能终端专用SoC 芯片研发, 在SoC的设计过程中充分考虑了其可靠性, 加入了非常全面的可靠性算法, 采用奇偶校验、TMR(三模冗余)寄存器、片上EDAC、流水线重启和强迫CACHE 不命中等多层次容错机制来提高SoC的可靠性, 已在FPGA 验证平台上得到验证, 并进行SoC 芯片流片和批量生产验证, SoC 芯片的可靠性得到大幅度提高, 验证本方法可行, 具有很好的推广价值。
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