基于FPGA的微电网并网控制器的设计与实现
3．3并网控制算法模块
根据并网条件，基于FPGA实现的并网算法流程如图4所示。并网过程如下：通过锁相控制模块检测微电网侧和电网侧的相位，然后对微电网侧和电网侧的相序、相差、压差及频率差进行判断。当满足并网条件：相序相同，相差、压差及频率差在一定的范围时，控制器FPGA发出并网命令。本文引用地址：//m.amcfsurvey.com/article/189724.htm
，与实际电压值比较可知该采样模块的采样精度很高。并网控制器的采样电压为线电压，基于FPGA实现改进锁相算法的控制效果利用QuartusⅡ9．0得到锁相波形如图6b所示，图中ωt为uab的相角弧度值，ωt =Data／163。由图可见，锁相环输出值范围为-π～π，其过零点与uab过零点高度重合，锁相精度很高。
并网前，微电网侧输入大电网的电流为零，并网过程中的电流波形如图7a所示。并网过程中的冲击电流峰值约为0．36 A，稳定工作后电流峰值约为0．296 A。冲击电流约为稳定工作时电流的1．2倍，冲击很小从而实现了微电网的平滑并网。当接收到脱网命令时，控制器立即切断并网开关，微电网转为孤岛模式运行，其脱离大电网时的波形如图7b所示，可见，并网控制器能快速可靠处理断网命令，不会出现脱网后自动并网等误动作。
5 结论
针对微电网与大电网能量交互的问题，设计了一种基于FPGA实现的并网控制器。详细介绍了并网控制器采样模块和锁相控制模块的设计过程，并根据并网条件开发出基于FPGA实现的并网控制器。最后将该并网控制器应用于微电网实验平台，实验结果表明，所设计的并网控制器能实现数据的精确采样及快速准确的锁相控制，并网冲击小，从而能实现微电网的平滑并网。
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