基于FPGA的等精度频率计的设计与实现

设在某一次预置门控时间Tc中对被测信号计数值为Nx，对标准频率信号的计数值为Nb，则根据闸门时间相等，可得出公式(1)：

2 频率计的VHDL设计

本设计采用ALTERA公司的FPGA芯片EPF10K10，该芯片管脚间的延迟为5 ns，即频率为200 MHz，应用标准化的硬件描述语言VHDL有非常丰富的数据类型，他的结构模型是层次化的，利用这些丰富的数据类型和层次化的结构模型，对复杂的数字系统进行逻辑设计并用计算机仿真，逐步完善后进行自动综合生成符合要求的、在电路结构上可实现的数字逻辑，再下载到可编程逻辑器件中，即可完成设计任务。下面给出该频率计基于EPF10K10的VHDL描述源程序：