基于FPGA的多功能数字钟设计
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2．3 译码显示模块的工作原理及设计实现
译码显示模块采用原理图方式实现。本设计选用的FPGA开发板设有6位8段共阳极数码管，并采用动态显示方式。计时模块输出秒低位、秒高位、分低位、分高位、时低位、时高位共6x4路信号，经由74151数据选择器选择1×4路信号，该信号通过74248显示译码器得到驱动8段数码管的1组段选信号(段码)。同时，2 kHz方波信号经由74160分频得到3路信号，驱动74151及74138 3：8译码器产生位选信号(位码)。
2．4 整点报时模块的工作原理及设计实现
整点报时模块根据秒计数器、分计数器输出的数值决定是否报时，当时间为59分53秒、55秒、57秒时，报时频率为512Hz；当时间为59分59秒时，报时频率为1 kHz。不同频率的信号通过蜂鸣器产生不同音调的蜂鸣声。报时模块使能时，计时模块输出信号如表1所示。本文引用地址：//m.amcfsurvey.com/article/189757.htm
2．5 世界时钟模块的工作原理及设计实现
本设计中加入了世界时钟模块，能够将北京时间快速转换为格林威治标准时。北京位于东八区，格林威治位于本初子午线附近，北京时间比格林威治标准时快8小时，要完成时间转换，需要将北京时间减去8小时，在24进制中相当于加16小时。基于此设计加法和比较电路。在时计数器输出信号的基础上，利用74283四位全加器将时低位加6(01102)，时高位加1(0001 2)。由于74283四位全加器为16进制，而时较器判断计算结果是否大于9，若结果大于9，则需要在此基础上继续加6，将结果修正为十进制，过程中产生的进位信号作为时高位的CIN信号；若结果小于9，则可直接输出。第一级加法和比较电路如图2所示。完成时低位加6，时高位加1的变换后，需要判断变换后的时间是否大于24。若大于24，则需要减24；若小于24，则可直接输出。世界时间转换流程图如图3所示。
3 结束语
在QuartusⅡ开发环境中完成上述各模块的原理图设计和程序编写，并对设计好的电路进行编译、仿真，得到的仿真波形符合设计要求。根据所采用的硬件平台，在顶层电路中进行管脚分配、再编译。然后将编译好的目标文件下载到FPGA开发板中进行验证和调试。测试结果，数码管能够正确显示计时时间，能够通过按键调整时间，整点报时和世界时钟均能够正常工作，实验结果符合设计要求。
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