基于IP核的FIR低通滤波器的设计与实现
图4 滤波前后频谱图
3.结果分析
图5FIR低通滤波器RTL仿真波形
仿真通过以后，再运行Signal Compiler 将此模型转换成RTL 寄存器传输级的VHDL 硬件描述语言。再用Modelsim 软件进行寄存器传输级仿真。仿真结果如图5 所示。本文引用地址：//m.amcfsurvey.com/article/189776.htm
可以看出，经过对转换后的VHDL 语言进行时序仿真，滤波效果良好，进一步验证了模型的正确性。在此基础上，调用QuartusII 软件进行逻辑综合与适配，最终在Cyclone II 系列EP2C35F672C8 芯片上获得了最高响应速度为151.88MHz 的高速FIR低通滤波器。资源使用情况：逻辑单元1347 /33216（4%），全部组合逻辑872/33216（3%），专业逻辑寄存器1231/33216（4%），引脚29 /475（6%），总存储位41160/483840（9%）。
4.结论
FIR滤波器的设计与FPGA 高速实现一直是信号处理领域研究的热点，本文利用FIR 有限冲击响应滤波器IP 核，设计了截止频率为500Hz 的FIR 低通滤波器，在Simulink 中建立了仿真模型并进行了仿真。最终在EP2C35F672C8 型号FPGA 上得到了最高响应频率为151.88MHz 的高速FIR 低通滤波器。设计效率和滤波器性能得到了极大的提高。
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