基于FPGA的一种高速图形帧存设计

2.2 控制模块

帧存控制器的控制模块产生体选择信号Sel和上电清屏时序信号Clear，控制模块的结构框图如图3所示。图中，/VSYNC是场同步信号，该信号经过一个微分电路，产生一个像素时钟周期宽的使能脉冲信号，控制计数器的计数使能。计数器为一模2计数器，Sel信号为场同步信号/VSYNC的四分频，在出现两个场同步信号之后，才切换帧存，即两个帧存使用的顺序是：AABBAA...这种控制方式类似于电影遮光板的设计思想，使一幅画面在屏幕上重复出现两次，从而在25Hz的帧频时能获得50Hz的场频，使系统视频带宽增加一倍。如当场频50Hz时，图形处理器可以有40ms的时间处理一帧图形数据。图4为帧存控制时序图，Clear信号的产生过程如下：系统上电时，RST信号高一段时间(系统逻辑复位)后变低，在RST的下降沿，ClearA变高，此时场同步低电平有效信号还没到，ClearB为高，Clear为高，系统开始清屏时序。当对两个帧存的清屏工作结束时，场同步信号/VSYNC有效，该信号将0电平锁存输出，ClearB为低，Clear为低，系统开始在Sel控制下工作。从控制模块框图中可以看到，Clear信号仅仅在上电复位信号RST结束时(下降沿)才变为高，持续一个场周期之后，Clear信号将一直为低，把控制权交给Sel体切换信号。控制模块的VHDL代码及相应的时序仿真图如图5所示(Modelsim5.5FSE仿真器仿真)。