基于FPGA 的DDR SDRAM控制器在高速数据采集系统中
通过对DDRSDRAM的读时序的分析，将整个读操作过程分解为7 个状态，每一个状态都对应着不同的命令(CMD)值，DDR控制核通过对CMD 的译码完成对DDRSDRAM的操作。从整体的控制过程来看，读操作流程如图2 所示。其中实线表示的是读操作的控制流程，虚线表示的读操作的状态转换流程。控制流程的实现依赖于控制器内部状态转换产生的控制信号。实现各状态之间切换的控制信号主要有命令应答信号CMDACK，外部控制信号RDREQ 以及程序内部的计数器Count_READ。当系统的主状态机进入到读数据状态时，控制信号CBE=“010”;控制器内部的状态机进入到读状态。读流程中另一个重要的信号为RDREQ，它是由控制器后端的缓存(FIFO)产生的，当缓存中数据容量低于设定值时，信号RDREQ 被置高，读状态由PRE_NOP 进入READA，发起一次读操作，完成8 个数据的传送。程序内部的计数器Count_READ 保证控制核在经过设定的CAS 潜伏期后从数据总线上读取数据。
3 DDR SDRAM 控制器的FPGA实现
3.1 控制电路主状态机设计
主状态机用于控制整个数据采集系统的工作流程。各功能模块的配合，命令的发送，数据的采集、存储和传输都需要状态机来协调并严格控制时序关系。其状态转换图如图4 所示。控制器上电或复位时进入IDLE 状态，其中LA 和LD 分别为PCI 局部总线的地址线和数据线，上位机的发送的命令通过PCI 总线及接口芯片传送到PCI 局部总线，其中地址线的变化将引起状态机内部的状态转换，状态转换的同时，相应的配置字将出现在数据线上。配置完参数之后，转态机进入等待数据状态(WAIT_DATA),当触发信号满足要求之后(TRG=‘1’)，自动进入到保存数据状态(SAVE_DATA)，在此状态下，控制程序开始进行数据采集。指定存储深度的数据采集完成后，主状态机自动进入等待读数据状态，在接受到地址线上的状态转换命令后，分别进入读取A 通道和B 通道数据的状态。数据读完之后，上位机发送命令使状态返回到IDLE 状态。
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