基于FPGA的UART设计

2．1 波特率发生器设计
波特率发生器实质是设计一个分频器，用于产生和RS232通信同步的时钟。在系统中用一个计数器来完成这个功能，分频系数N决定了波特率的数值。该计数器一般工作在一个频率较高的系统时钟下，当计数到N／2时将输出置为高电平，再计数到N／2的数值后将输出置为低电平，如此反复即可得到占空比50％的波特率时钟，具体的波特率依赖于所使用的系统时钟频率和Ⅳ的大小。如系统时钟频率是6．4 MHz，要求波特率是9 600，则16倍波特率时钟的周期约等于42个系统时钟周期，则计数器取42／2=21时，当计数溢出时输出电平取反就可以得到16倍约定波特率的时钟。
使用VHDL来描述波特率发生器的完整代码如下：

2．2 发送器设计
UART发送器的设计较容易，只要每隔一个发送周期按照数据帧格式及要求的速率输出数据即可。没有数据要发送时，发送数据寄存器为空，发送器处于空闲状态；当检测到发送数据寄存器满信号后，发送器及发送起始位，同时8个数据位被并行装入发送移位寄存器，停止位紧接着数据位指示一帧数据结束。只有发送数据寄存器为空时，RAM中的待发数据才能被装入。程序中使用计数器要保证各位周期定时正确。
2．3 接收器设计
接收器的工作过程如下，串行数据帧和接收时钟是异步的，发送来的数据由逻辑1变为逻辑0可以视为一个数据帧的开始。接收器先要捕捉起始位，然而，通信线上的噪音也极有可能使传号“1”跳变到空号“0”。所以接收器以16倍的波特率对这种跳变进行检测，确定rxd输入由1到0，逻辑0要8个bclkr(16倍的波特率时钟)周期，才是正常的起始位，而不是噪音引起的，其中若有一次采样得到的为高电平则认为起始信号无效，返回初始状态重新等待起始信号的到来。
采到正确的起始位后，就开始接收数据，最可靠的接收应该是接收时钟的出现时刻正好对着数据位的中央。由于在起始位检测时，已使时钟对准了位中央，用16倍波特率的时钟作为接收时钟，就是为了确保在位宽的中心时间对接收的位序列进行可靠采样，当采样计数器计数结束后所有数据位都已经输入完成。最后对停止位的高电平进行检测，若正确检测到高电平，说明本帧的各位正确接收完毕，否则出错。最
后将正确的数据转存到数据寄存器中，输出数据。还要输出一个数据接收标志信号标志数据接收完。
利用有限状态机实现，完整代码如下：