FPGA的轮询合路的设计和实现

采用这种改进的DRR算法下，可以保证在变长包的情况下，各个接口的整包缓存队列在报文合路时公平的带宽，确保合路调度的稳定运行。

DRR整包轮询合路的基本工作过程为：轮询4个整包缓存队列，每读取一个整包都判断该包是否是协议包，如果是协议包，则按照上交CPU报文格式送协议FIFO，如果是需要转发的报文，则按照转发报文格式送数据报文FIFO。

调度机轮询到某个队列时，为该队列的储蓄计数器加上40;然后判断该队列是否为空，如果为空，则马上转向下一个队列;如果非空，则判断当前该队列是否有整包，如果当前该队列无整包，则转到下一个队列;否则，如果该队列目前有整包则输出该队列的队头包到合路队列，同时该路的储蓄计数器的值要减去输出报文的长度;然后重复上述过程，直到该队列无整包或者队列的储蓄计数器的值小于40时跳转到下一队列服务，其详细工作流程如图2 所示：

图2 改进的DRR合路调度流程图

DRR合路调度单元已在ALTERA公司的quartusII4.1环境下用VHDL编程实现，其仿真波形如图3所示：

图3 DRR合路调度单元仿真波形图

仿真结果显示这种采用分片轮询和欠账轮询的结合的合路调度策略设计可以达到性能需求，确保变长分组合路调度的公平性和稳定性。

3、 结束语

根据SDH芯片的S19202的特点和性能要求，通过在FPGA内部编程实现分片轮询和改进式欠账轮询结合的调度策略，保证了4X2.5G线路接口卡输入端各个接口合路的公平性和稳定性。经测试该设计性能稳定，整个工作流程简单实用，符合设计要求。