基于ＦＰＧＡ技术的新型高速图像采集

(2)握手逻辑是采样控制器和CPU之间的接口,它是由几个D触发器及逻辑门实现的,如图4所示。

当CS1(正脉冲)启动采样时,D1保存该信号,在下一个场同步脉冲到来时D2输出高电平(即VER采样使能信号)使行延迟计数器开始计数,同时使D1复位,确保不再采第二场。当延迟计数器计数到预置值时产生触发信号TRI(正脉冲),此时VER为“1”,则D3置位,输出采样使能信号SENB(低有效)和地址选通信号ABSW,使后面的电路处在采样状态,在场同步脉冲下降沿D3翻转,整个采样控制电路处在不采样状态。D2要在下一个场同步脉冲的上升沿才变为无效。

当SENB变为无效时(即SENB的上跳沿)触发D4,使Q有效,向CPU发出中断申请INT,CPU可用CS2清除这个中断信号。

(3)RAM写时序电路可根据芯片对写操作的具体要求来设计。系统采样频率为13.5MHz即74.1ns),采用双通道技术可使写时序降低一半,写频率为13.5/2=6.75MHz即148.2ns)。SAA7111提供了27MHz的晶振频率,则四个时钟周期完成一个写操作,时序的最小时间单位为18.5ns(半个周期)。根据RAM写操作的要求,可以设计各种控制信号(WE、HS、VS、CS、SENB)、时钟信号(CLK)、地址信号和数据信号之间的关系。本系统采用的RAM为IS61C1024,可以满足系统需要。

采样控制器担负着重要的作用,是整个系统的核心;而同步控制逻辑又是采样控制器的控制核心。同步逻辑起着协调行、场同步信号、地址计数时钟、SRAM写信号、采样数据锁存信号之间的时间关系、

保证SRAM写操作时各信号的时序配合。由于采样频率高达13.5MHz,因此在硬件实现过程中需要不断地模拟与仿真,有时要调整整个逻辑电路,计算延迟时间,解决电路中存在的竞争与冒险等等,这些都需要系统的可修改性好,具备可编程的特点。基于FPGA技术的ASIC设计满足了上述要求,发挥了现场可编程的特点,降低了设计成本,缩短了开发时间,因此系统开发十分方便。

3 DSP处理技术

在此采集系统中,基于DSP的图像处理技术也得到了应用,特别是在图像的模式识别问题上充分发挥了DSP的硬件结构和具有特色的编程指令。图像模式识别的典型算法是卷积运算,也即乘累加,正好发挥DSP软、硬件的特长。传统的处理方法是基于计算机的硬件和软件的,计算机完成一次乘累加运算需要11个机器周期,而DSP完成同样的运算只需1个机器周期。本系统采用DSP芯片实现图像的模式识别,提高了处理速度,解决了图像处理过程中由于图像识别速度慢而影响整个图像的处理流程,解决了实际问题,收到了良好的效果。