FCSR原理及其VHDL语言的实现

3时序仿真

该程序在Lattice公司的ispLEVER软件环境下编译、运行和仿真。该FCSR序列发生器可选级数为1~10级，周期范围为1~2 029。经分析知，当初态为平凡周期状态(0;0，…，0)和(w -1;1，…，1)时，输出为全“0”或全“1”。当抽头置数为“0100000110”，即q9=q3 =q2=1，实际上是一个n=9的l序列发生器;置FCSR初态为(0,0,0,0;0,0, 0,1,1,0,1,0,1,0)时，波形如图3所示，此时输出序列的周期T=523。

4需要注意的问题

(1)通过调整SEL及PRN的值并分析输出序列变化可知，不是任意整数作为连接数都能使F C SR达到最大周期。在工程应用当中，l-序列是最希望得到的。因此在使用FCSR时，应该优先选用那些可以产生l-序列的特殊的连接数，如文献[1]中提供的一些连接数。

(2)当q为非最大周期连接数时，某些初态会有周期更小的序列输出。例如当q=17时，ord17(2)=8，即他有最大周期T=8。而实际上除2个平凡状态外，某些初态会导致输出T=6的周期序列。在密码设计中，由于FCSR的初态对应着初始密钥，这就意味着基于FCSR发生器有弱密钥。因此，在实际应用中要仔细选择。

(3)本例中，由于抽头数最大为9，所以4位进位寄存器即可满足要求。实际上，当t >2时(t为抽头数)，进位寄存器最小应为log2t。

(4)当加法器采用组合电路实现时，需注意逻辑门延迟影响。在抽头数较大时，应适当调整电路的时钟频率。

5结语

FCSR是一类较新颖的思想，其数学特性目前还不太清晰。因此今后可以从理论和技术实践两方面来分析FCSR的随机特性和应用特点。本软件在通过时序仿真和适配后，配置La tTIce公司的CPLD器件，输出序列达到了设计目标。