基于FPGA的可复用通信接口设计

3、设计原理

Verilog HDL 是一种硬件描述语言,他可以用来进行各种级别的逻辑设计,可以用来进行数字逻辑系统 的仿真验证、时序分析和逻辑综合等,应用十分广泛。本文使用Verilog设计 SPI接口模块，实现可IP复用 的通用结构。根据SPI总线原理，可用几个功能模块来实现微处理器与从设备之间的双向数据传输。

3.1. 系统架构设计

根据SPI 总线的原理，本设计的SPI Master同SPI协议兼容，在主机侧的设计相当于wishbone总线[2]规 范兼容的slave设备，总体架构可分为以下3个功能模块[3]：Clock generator、Serial interface、Wishbone interface

3.2. 模块设计

3.2.1 .时钟产生模块spi-clgen设计

SPI时钟分频模块中的时钟信号的来源是外部系统提供的时钟clk_in，模块会根据各个不同接口的时钟 分频因子寄存器，产生相应的时钟输出信号clk_out。由于SPI没有应答机制，为了能够保证时序的可靠性， 特别设计了一个无论对于奇分频还是偶分频都异常可靠的时钟生成模块产生传输所需要的串行时钟。

此模块重点考虑了奇分频的情况，为了节省资源对奇分频的做改动同时也能实现偶分频的情况。对输入主 时钟的同步奇整数分频，可以简单地用一个Moore机来实现，编码采用Moore机增加了可靠性。

master核系统输入时钟clk-in通过divider分频产生clk-out，通过改变divider的值，可以实现任意分频的时钟 输出[4]。其频率表达式如下：

用verilog语言描述时钟产生模块，用ISE综合后，其生成电路如图2所示。

图2.时钟产生模块电路

3.2.2. 串行接口模块spi-shift设计

数据传输模块是SPI的核心模块。此模块负责把并行进来的数据串行传出，串行进来的数据并行传出。 本文设计的shift与通常的SPI移位模块设计不同，原因在于这里考虑了寄存器的复用，以使用较少硬件资源 来增大一次传输数据的位数，从而提高数据传输的整体速率。对于并行进来的数据位宽比较长，比如128 位的数据时，为了提高传输的速度，本文设计工作中牺牲了资源改进了以前的保守的SPI模块。SPI MaSTer 核在主机侧作为slave设备接收数据，同时作为master设备发送数据。此模块verilog代码经ISE综合后如图3 所示。

图3.串行接口模块电路