基于FPGA的三线制同步串行通信控制器设计

3 仿真与验证

利用Xilinx ISE和ModelSim SE工具平台对三线制同步串行通信控制器IP核进行综合和功能仿真。数据发送仿真波形如图4所示，数据接收仿真波形如图5所示。可以看出，仿真结果完全正确，符合设计的预定目标。

图4 数据发送仿真波形

图5 数据接收仿真波形

从图4的仿真波形中可以看到，data信号线上是系统要向外围串行设备发送的并行数据，在各种控制信号逻辑组合满足情况下，系统响应发送中断信号Int后，CPU先将待发送的数据暂存在04H地址缓冲寄存器中，在帧同步脉冲信号Sgate正脉冲触发下，每个Sclk周期发送一位串行数据Sdata。图中并行数据99H和E3H对应的串行数据分别为“10011001”和“11100011”。

同理，从图5可知，当开始接收数据时，在Rgate正脉冲触发下，Rdata数据信号线上待接收的二进制串行数据通过串/并变换成“11101010”和“11010111”，并分别暂存在07H和06H所对应的地址缓冲寄存器中，在接收中断信号Int响应下，将对应的并行数据“EA”和“D7”传送到系统数据总线上，CPU对数据进行处理。

本文在对三线制同步串行通信机制进行介绍的基础上，对三线制同步串行通信控制器IP核进行了结构划分和详细设计，并结合Xilinx公司的FPGA器件，采用VHDL硬件描述语言，对设计方案进行了仿真与验证，通过功能仿真波形得出了设计方案的正确性，并被成功用于航天某工程项目中。因其兼具较高的数据传输率和IP核的可移植性，可以预见，其在通信领域中将具有更加广阔的发展空间。