基于FPGA的IRIG-B(DC)码解码
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秒信息从00～59，分为“秒”和“十秒”两部分，分别使用BCD码表示。“秒”使用1，2，3，4码元，“十秒”使用6，7，8码元。分信息也是从00～59，分为“分”和“十分”，“分”使用10，11，12，13码元，“十分”使用15，16，17码元。小时信息从00～23，分为“时”和“十时”，“时”使用20，21，22，23码元，“十时”使用25，26码元。天表示的是从1月1日到当前日期的总天数，如1月1日，天数为1。天数从1～365(闰年为366)，分为“天”，“十天”和“百天”三部分，“天”使用30，31，32，33码元，“十天”使用35，36，37，38码元，“百天”使用40，41码元，TOD时间使用80，81，82，83，84，85，86，87，88，90，91，92，93，94，95，96，97共17个码元，采用直接二进制表示从每天的第一秒到当前时刻的总秒数。23点59分59秒对应的TOD时间为86 399 s的IRIG-B(DC)码如图2所示。注意，秒、分、时、天、TOD表示都是低位在前，高位在后；第5、14、24、34码元为索引标志码元。另外，标志位P5到P8之间的码元为控制码元，可以根据实际使用时的协议来制订使用方法。
2FPGA解码方案
FPGA是现场可编程门阵列(Field ProgrammableGate Array)的简称。FPGA器件及其开发系统是开发大规模数字集成电路的新技术。在电子产品设计中有较广泛的应用。在本设计中采用的是Xilinx公司Spartan3系列中的XC3S1500芯片。它具有29952个逻辑单元，150万个门。XC 3S1500具有333个管脚，采用FG456封装，支持在线可编程。
Xilinx公司提供了支持FPGA开发的软件ISE，通过它可以进行原理图编辑，VHDL文本语言编辑，并支持这两种编辑方式的混合设计。在本设计中采用的是ISE 10．1软件。完成了设计输入并成功地进行了编译，只能说明设计符合一定的语法规范，并不能保证设计可以获得所期望的功能，这时就需要通过仿真对设计进行验证。ModelSim是业界十分优秀的语言仿真器，它提供十分友好的调试环境，仿真速度快，精度高。在本设计中采用的是ModelSim SE 6．6e。
在本工程设计中采用了VHDL语言，自顶向下的设计方法，实现了工程的层次化管理。为了使得产品稳定、可靠，采用全同步设计，使整个工程都在一个时钟上升沿时刻改变状态。这样可以避免冒险和其他不定态的出现。其软件设计模块基本框图如图3所示。本文引用地址：//m.amcfsurvey.com/article/190174.htm
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