基于FPGA的光纤通信系统的设计与实现
加入技术交流群
CLK_local是利用FPGA内部的锁相环倍频后得到的高稳定度、高频时钟。CLK1是CLK_local经N次分频后得到的，分频系数N要求满足分频后的时钟CLK1等于所要提取出的位同步时钟R_clk。Din为接收到的码元。Valid为超前、滞后鉴相器的使能输出，Up_Down为超前、滞后鉴相器的比较输出，Valid为逻辑0时关闭模增／减计数器，Valid为逻辑1时开启模增／减计数器，如果位同步时钟滞后时Up_Down的输出为逻辑0，使模增／减计数器进行减计数，如果位同步时钟超前时Up_Down的输出为值为逻辑1，使模增／减计数器进行增计数。
接收到的码元经超前、滞后鉴相器后，如果位同步时钟滞后则计数器减计数，从而通过多路选择器后减少一个单位的延迟，反之如果位同步时钟超前则计数器进行增计数，从而通过多路选择器后增加一个单位的延迟。
3 直流平衡8B／10B编／解码的FPGA实现
8B／10B编码(以下简称8B／10B)作为一种高性能的串行数据编码标准，其基本思想就是将一个字节宽度的数据经过映射机制(Mapping Rule)转化为10为宽度的字符，但是平衡了位流中0与1的个数，也就是所谓的直流平衡特性。同时规定位流中0或1的游程长度(Run Length)的最大值不能大于5，以使得传输过程保持足够高的信号变换频率，这样不仅确保了时钟恢复也使得信息流的直流频谱分量为零或近乎为零，而正是这些特性使得8B／10B编码特别适合光纤等介质的连接和信息传输。
3．1 直流平衡8B／10B编码
如图3所示，通信适配接口的输入由一个字节的数据(ABCDEFGH)、一个控制信号(Z)以及一个时钟信号组成，其中时钟采样以字节为单位。控制信号Z是数据信号或控制信号的标示位。输入数据ABCDEFGH被分成两部分，其中ABCDE经5B／6B编码生成6比特字符abcdei，而FGH经3B／4B编码得到fghi，最后组合输出得到10比特的传输字符abcdeifghi。本文引用地址：//m.amcfsurvey.com/article/190204.htm
评论