PCB板电磁兼容设计关键良好的时钟电路设计方案

在晶振和时钟电路下面的局部地平面可以为晶振及相关电路内部产生的共模RF电流提供通路，从而使RF发射最小。为了承受流到局部地平面的共模RF电流，需要将局部地平面与系统中的其他地平面多点相连。即表层的局部地平面与系统内部地平面相连的过孔提供了到地的低阻抗。同时要注意的是要保证晶振底下地平面的完整性。使用完整地平面的信号的回流和信号本身方向相反，大小相等，能够很好的互相抵消，可以保证其良好的信号完整性和电磁兼容特性。但是，如果地平面不完整，回流路径中的电流与信号本身的电流不能相互抵消时(尽管这种电流不平衡有时候是不可避免的)，就会产生一部分共模电流。产生的共模电压就会激励连接的外围结构，造成较大的辐射。

如果布线从晶振下面穿过，特别是传输到连接器的布线，不仅破坏局部地平面的作用，而且还会将晶振产生的噪声通过容性耦合的方式耦合到穿过它下面的信号线，使这些信号线带有共模电压噪声，如果这些信号线通过连接器又延伸出PCB，就会将噪声带出。这是一种典型的共模辐射问题，原理如图5所示。

3.3 端接设计

时钟驱动芯片不用的输出管脚，比如：空载(开路)，由于管脚开路全反射可能会引起时钟高次谐波的电磁干扰问题。在单板上加备用端接是解决这个问题的一种方案，但是备用端接采用电阻还是电容或者其他的端接方式时主要看空载所引起的电磁干扰的频点。如果采用电阻端接，就要考虑由此带来的功耗和驱动器的驱动电流;如果采用电容端接，可能会增加某些其他频点的电磁干扰，因此电容的大小时要优化电容值;如果不用管脚没有端接，但是已经通过试验证明了电磁干扰有足够的裕度，就没必要对未用管脚进行额外的备用端接处理。

下面以3807数字时钟芯片为例，用仿真试验的结果来解释备用端接的作用。图6～图8表示了芯片不用的输出管脚时在开路、接50 Ω对地电阻、接75 Ω对地电阻、接20 pF对地电容等方式时，驱动脚的电流、频谱分布及驱动电流所产生的电磁辐射。

从上面的结果可以看出：

(1)开路时的驱动电流最小，但有明显的窄脉宽振铃。就说明如果驱动器不用管脚空载(开路)，驱动器的功耗最小。但是由此会带来一个不利的方面，那就是驱动电流的频谱中高频分量会变大，有可能导致高频的电磁干扰问题。这一点通过图7和图8中的开路驱动电流的频谱和电磁干扰曲线(蓝色曲线)也可以得到验证。