赛灵思推出 Vivado 设计套件工程师观点

–Yasuo Yamamoto，IP 平台业务部负责人

OmniTek 公司，赛灵思联盟计划认证成员

“我们参加了针对Vivado设计套件的合作伙伴培训活动，新产品给我们留下了深刻的印象。我们认为 IP-XACT、SDC 和 AMBA AXI4 等业界标准的采用对大型 28nm 器件所需的FPGA IP 的推广而言非常重要。VivadoIP 集成器和 IP 打包器工具进一步缩短了 IP 开发和集成所需的设计时间。”

–Roger Fawcett，董事总经理

4DSP 公司，赛灵思联盟计划成员

“Vivado设计套件将灵活性和高性能整合在一起。项目的创建非常方便，结合直接简单的设计流程，有助于我们快速高效地满足设计要求。AMBA AXI4 接口所具有的通用特性，使我们可以非常轻松地将现有的 IP 和参照设计向最新的 7 系列产品移植。”

–Justin Braun，FPGA 设计经理

Blue Pearl Software 公司，赛灵思联盟计划成员

“我们的 Blue Pearl 软件套件能够与赛灵思 Vivado设计套件在 Windows 平台上实现无缝协作运行。我们的 RTL 分析解决方案包括 linting、时钟域交错 (CDC) 和 Synopsys 设计约束 (SDC) 自动生成等。我们可以利用 SDC 自动完成 FPGA设计实现过程中的合成与布局布线步骤。客户表示，我们的软件减少了重复设计次数，缩短了整体设计时间，而且，我们的 Visual Verification Environment™ 对任何水平的 FPGA 设计人员来说都非常易于使用。”

–Shakeel Jeeawoody，产品市场营销总监

CAST 公司，赛灵思联盟计划成员

“AMBA AXI4 标准互连与 IP-XACT 封装标准是我们不断演进的应用目标的重大发展，不但可简化 CAST 核的集成，而且还可提升 CAST 客户的整体 IP 体验。全新 Vivado 设计套件具有集成型数据库、更出色的脚本控制以及其它生产力辅助技术，将大幅缩短我们提供这些优势所需的时间，特别是与我们提供的 50 多种赛灵思内核相配合时效果更加明显。”

–Nick Sgoupis，高级首席工程师

Great River Technology 公司，赛灵思联盟计划成员

“我们知道 Vivado IP 封装器极高的性能价值可帮助我们便捷地在 Vivado 可扩展 IP 目录中添加 ARINC 818 IP。我们非常感谢购买我们 IP 库用于任务关键型与高性能数字视频应用的客户，他们现在可在其整个机构中部署 IP，获得简单易用与高度一致性的优势。”

–Mukul Gadde，设计工程师

IntoPix 公司，赛灵思联盟计划成员

“Vivado 设计套件带来的更高性能可帮助我们以更快速度在全系列赛灵思产品中确认 IP 核的反复更新。Vivado 工具缩短了运行时间，我们不但可同步运行相同 IP 的多个实现方案，而且还可确认任何 IP 核的轻度升级。”

–Katty Van Mele，业务开发总监

National Instruments 公司，赛灵思联盟计划成员

“我们对最新 Vivado 设计套件功能深感振奋。Tcl 接口有助于我们查询设计，生成定制报告。赛灵思设计约束支持改进了对源同步接口的支持，可加强静态时序分析。看到我们的初始设计方案大幅缩短了编译时间我们也感到非常高兴。”

–Omid Sojoodi，LabVIEW FPGA 与实时总监

PLDA，赛灵思联盟计划成员

“PLDA 是 FPGA PCI、USB 以及 TCP/IP IP 的业界领先公司，拥有广泛的客户群。我们看到Vivado IP 封装器具有极高的性能价值，可以便捷把我们深受欢迎的 IP添加到 Vivado 可扩展 IP 目录之中，从而让赛灵思的用户更容易地使用我们的各种产品。购买我们 IP 的公司现在可通过新的途径将其统一部署在他们的整个机构中，从而提升客户的生产力与产品质量。”

–Stephane Hauradou，首席技术官

Synopsys 公司，赛灵思联盟计划成员

“我们同赛灵思密切合作，优化我们的 Synplify® 综合产品，以实现与 Vivado 设计套件的配合使用。Vivado 工具与 Synplify Premier 结合后，实现 FPGA 与 FPGA 原型的设计人员将可获得完整高效 FPGA 设计流程的优势，以显著缩短的设计周期实现最高质量的绩效成果。”

–John Koeter，IP 市场营销副总裁

Atrenta 公司，赛灵思联盟计划成员

“随着行业在生产设计中将更多采用 FPGA，Atrenta 与赛灵思的合作，将为我们集中精力在 SpyGlass 与 Vivado 设计套件之间实现互操作性提供良好的机遇，同时也可为 FPGA 设计人员带来一种新的工作方法。在使用 RTL linting、跨时钟域 (CDC) 以及 ASIC 设计时序限制领域公认的业界领先平台 Atrenta SpyGlass 时，最新 Vivado 设计套件将为采用赛灵思业界领先 FPGA 器件的客户带来与 ASIC 设计人员希望从 Atrenta 获得的相同的‘SpyGlass Clean’RTL 生产力优势。”

–Piyush Sancheti，高级业务开发总监