SoC技术在FC芯片设计中的应用
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FC收发通道模块的设计
功能概述
该模块主要完成FC-2层帧的收发，包括：完成SERDES（串-并互相转换模块）与光电接口的连接、完成FC-1层的8b/10b编解码、FC-2层帧级的CRC校验和FC有序集码的译码；同时利用内置存储器构成FIFO与FC芯片后端模块进行数据交换的缓冲区。
组成结构
该模块分为“FC发送通道”和“FC接收通道”，如图5所示。在收发通道之间提供多种自环测试的通路（未在图中标出）。
“FC发送通道”主要由以下单元组成：
（1）并-串转化单元；
（2）发送时钟锁相环；
（3）8b/10b编码单元；
（4）CRC校验生成单元；
（5）TX-FIFO发送控制单元；
（6）TX-FIFO数据输入缓冲单元；
（7）自环控制单元。
“FC接收通道”主要由以下单元组成：
（1）串-并转化单元；
（2）接收时钟锁相环；
（3）时钟恢复单元；
（4）同步检测单元；
（5）有序集译码单元；
（6）8b/10b解码单元；
（7）CRC校验单元；
（8）RX-FIFO发送控制单元；
（9）RX-FIFO数据输出缓冲单元；
（10）自环控制单元。
图5 FC通道结构框图
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