基于CPLD的简易数字频率计的设计
2．2 CPLD模块原理框图
由于是一种集成度很高并且可进行用户定制的数字芯片，因此测试功能都用一块CPLD芯片来实现。在硬件电路设计时，可先将CPLD的内部电路分为控制、计数、锁存及译码四个电路模块分别进行设计，然后再将这四个电路模块有机地结合成一个能完成测频功能的整体系统。其CPLD模块原理框图如图2所示。本文引用地址：//m.amcfsurvey.com/article/190886.htm
2．2．1 控制电路模块
为实现控制功能，控制电路模块需输出三个信号：一是允许对被测信号计数的计数信号CNT-EN；二是将前1 s计数器的计数值存入锁存器的锁存信号LOAD；三是为下一个周期计数做准备的计数器清零信号RST-CNT。上述三个信号产生的顺序是：先提供计数信号，这种信号使计数器在1 s内计数，即周期为2 s的信号；接着是提供锁存信号，这种信号对计数值进行锁存，与计数信号反向；最后是发出清零信号，这种信号可对计数器清零。计数器清零结束后又可重新计数，计数进入第二个周期。控制电路模块实际上是一个控制器，它需要一个周期为1 s的信号作为产生并控制控制器输出的时基信号CLKK。控制电路模块中各信号符号及端口功能如图3所示。
2．2．2 计数电路模块
计数电路模块将对被测信号进行十进制计数。它虽然由6个十进制计数器组成，但采用CPLD后，设计时只要先制作单个十进制计数器，然后再将多个结构相同的单个十进制计数器在CPLD内部进行连接就可组合成一个完整的计数电路模块。为实现其功能，十进制计数器需要设置三个输入端：即被测信号输入端CLK、计数器状态清零端RST和计数器工作使能端ENA。
需要设置四个输出端，即OUTY[0]，OUTY[1]，OUTY[2]和OUTY[3]，由这四个输出端输出4位二进制代码来表示十进制数。同时，还需要设置进位输出端COUNT。需要设置四个输出端，即OUTY[0]，OUTY[1]，OUTY[2]和OUTY[3]，由这四个输出端输出4位二进制代码来表示十进制数。同时，还需要设置进位输出端COUNT。设置进位输出端COUNT是因为单个十进制计数器只能表示被测信号频率在个、十、百、千等位中的一个数位的数据。被测信号的频率是从个位计数器开始计数的，被测信号变化一次，个位计数器输出加1，当被测信号变化10次时，个位计数器输出为0，而十位计数器输出加1，当十位计数器计满10次时，十位计数器输出为0，而百位计数器输出加1，依次类推，直至千位、万位或更高位。上述十进制计数器都是满10进1，且进位时计数器清零并重新计数。计数电路模块中的单个计数器符号及端口功能如图4所示。
评论