基于FPGA的DDS+DPLL跳频信号源设计

失锁状态如图9所示。当输入的基准频偏离PLL系统的中心频率合适时，系统将实现相位的锁定，如图10所示，且锁定之后可形成固定的相位差。

利用ALTERA自带的SignalTapⅡ进行在线调试如图11所示，调试后照片如图12所示。其中参数为：PLL系统的环路中心频率为24 414 Hz；单片机产生输入鉴相频率为24 348 Hz；分频器N值为1 024；可变模计数器K值为600；系统输出频率为：24 408～24 418Hz(数码管显示)。
在PLL的基础上加入频率检测模块，如图13所示。图中：Clk_ref_in为输入鉴相频率；Clk_sys为系统工作频率；Reset为系统复位信号(低电平有效)；Seg[7：0]为数码管段选输出；Dig[7：0]为数码管位选输出；Clock_out为系统输出信号(此系统中没有实现倍频)。

从图中可以看出：鉴相器输出了一个占空比固定的周期信号，并且实现了较为精确的相位锁定。

设计中反馈分频器和环路滤波器是系统能否成功锁相的关键。输入的鉴相频率应该尽可能的满足：

clk_in=clk_sys／(2N)

式中：N为系统反馈环路的分频值。环路滤波器和可变模计数器应该满足关系式：

K>N／4

即滤波宽度至少大于相位锁定之后异或门输出近似50％方波的高电平宽度，如图14所示。

3 结论

本文主要研究了一种基于FPAG、自顶向下、模块化、用于频率综合器的全数字锁相环设计方法。应用Verilog硬件描述语言使设计更加灵活，不仅缩短了设计周期，而且可实现复杂的数字电路系统。该设计中的一阶DPLL使用Quartus-Ⅱ_10．1软件进行设计综合，采用Quartus的Cyclone-Ⅱ系列的EP2C8Q208C8FPGA器件实现，并使用ModelSim 6．6C软件进行仿真。经仿真测试，该PLL具有锁定相位时间短，锁定后相位稳定的特点，最大偏差不超过10％，已给出测试图片，从而验证了设计的正确性。