基于FPGA的外部存储器设计
2 存储电路软件设计
2．1 SDRAM控制器设计
SDRAM具有空间存储量大、读／写速度快、价格相对便宜的特点，因此许多嵌入式设备的大容量、高速度存储器都采用SDRAM来实现，但其控制逻辑复杂，需要周期性刷新操作、行列管理、不同延时和命令序列等。目前，大多都采用专用芯片完成它的控制电路，这不但提高了设计成本，而且使系统的硬件电路变得复杂。随着FPGA在嵌入式系统中的广泛应用，FPGA管脚设计灵活，结合具体的需要，利用FPGA来设计一个满足雷达信号处理专用的SDRAM控制器，就可以极大地增加设计的灵活性，且硬件规模小，又可以满足实时信号处理需求。本文就是基于这种处理方法来设计一个SDRAM控制器。
在SDRAM控制器的FPGA实现方案中，采用FPGA的自底向上模块化设计思想。首先分析顶层模块所要完成的功能，之后再将其功能分类细化，分配到不同的子模块去实现，然后从底层向顶层的先逐步完成各个子模块的设计，最后将子模块相互连接生成所需的顶层模块。设计SDRAM控制器是为了更好地满足SDRAM与FPGA的通信而设计的。下面将具体介绍SDRAM控制器的设计方法。图3为参考Altera公司SDRAM控制器的而设计的接口框图。本文引用地址：//m.amcfsurvey.com/article/191065.htm
下面对接口信号进行介绍：与主机接口信号有CLK：系统时钟信号；RESET：系统复位信号；CMD[2：0]：译码指令；CMDACK：指令应答信号，通知主机命令已被SDRAM执行；ADDR：地址线，该设计中为22位，A21，A20代表页地址BA1，BA0；A19～A8代表行地址；A7～A0代表列地址；DATAIN／DATAOUT：输入、输出数据总线；DM：数据掩码。与SDRAM接口信号有RADDR：12位地址线，在读／写操作时，地址线时复用为行地址和列地址；BA0，BA1页地址选择；CS：片选信号；CKE：时钟使能信号；RAS，CAS，WE：命令控制信号；DQM：SDRAM数据掩码；DQ：双向数据线。SDRAM控制器作为顶层模块，内部由3个主要模块构成：系统控制接口模块、命令生成模块和数据路径模块。系统控制接口模块用于接收系统的控制信号，进而产生不同的CMD命令组合；命令用于接收CMD命令并解码成操作指令并产生SDRAM的操作动作；数据通路模块则用于控制数据的有效输入／输出。
使用SDRAM的目的是进行数据传输，即要求能正确地读写数据。因此，在SDRAM操作过程中，最重要是就是初始化、读和写的操作，因此，本文完成了SDRAM初始化在QuailtusⅡ仿真下的时序波形图，如图4所示。
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