LFMCW雷达中频接收机的设计与实现
加入技术交流群
2 系统硬／软件设计
2．1 模拟中频信号到数字基带信号的处理方案
AD8347的射频信号输入范围800 MHz～2．7GHz，-3dB解调带宽为65MHz，由于输入的中频信号IF频率为1．2GHz，基带信号实际有用带宽160 kHz，输入输出信号的频带AD8347都完全适用。AD8347的正交误差1°，振幅平衡0．3 dB，具有较好的精度。内部集成69．5 dB自动增益放大器，能够适应-70～10 dBm输入功率变化。
AD9248-65是一款14位双通道，最高采样频率65 MSPS的模数转换器，具有高性能采样保持放大器、时钟占空比稳定器和内部参考电压。信噪比71．6dBc，无杂散动态范围80dBc，全功率输入带宽500 MHz，300 mW的低功率。在实际应用中，选择使用内部参考电压，输入电压范围选择2 V峰峰值。
实际有用基带信号带宽160kHz，在采样之前需做抗混叠滤波，LC滤波器不易做到1MHz以下的低通，故滤波器选择了通带截止频率2MHz，阻带起始频率5 MHz的LC低通滤波器，采样率50 MSPS，采样频率为带宽的10倍，过采样还能提高信噪比。模拟中频到数字基带硬件重要信号连接图所图3所示。本文引用地址：//m.amcfsurvey.com/article/191082.htm
2．2 基于FPGA的数字信号处理方案
根据FPGA要实现的数字信号处理功能以及存储容量和时序控制逻辑的规模，评估了所需要FPGA的逻辑资源、管脚数量、片内存储资源等因素，最终选取了Ahera公司Cyclone III系列的EP3CSOF484C8。FPGA系统时钟50 MHz，采用主动串行(AS)配置方式，配置芯片选择EPCS16。
由于抗混叠滤波器的通带截止频率为2 MHz，相对于160 kHz的实际有用基带信号带宽，仍然存在很大的带外噪声，并且由于50 MSPS的采样率过高，导致数据率大大超过了实际需求，所以在FPGA内部首先要做1／O两路并行的抽取式FIR低通滤波。抽取系数50，系数精度16位，输入位宽14位，输出保留16位。通带截止频率160kHz，阶数为400阶，Blackman窗，在400kHz处衰减80dB。抽取之后得到的实际采样率为1MHz，是400 kHz带宽的2．5倍，满足奈奎斯特采样要求。既有效滤除了绝大部分带外噪声，又降低了数据率。
线性调频连续波雷达的发射与接收是需要同步进行的，系统采用由接收机发出Trigger信号触发发射机的VCO开始扫频的方式。上位机通过PCI9054把开始指令发给FPGA，FPGA各模块进入工作状态的同时发送Trigger信号触发VCO开始线性调频。
输入的采样数据经FIR低通抽取滤波以后，每50个时钟周期输出一次，所以整个VCO扫频周期内得到的数据仅10 000次。由于FFT变换采用的是Altera FFT IP核的Burst数据流模式，需要将一帧源数据连续输入，而抽取滤波器输出的数据流是非连续的，所以采用了16384x32bits的FIFO1进行缓存，VCO扫频结束后，再将FIFO1中的数据连续地传输给16384点的FFT运算模块，有效数据仅有10000点，需添6384点零补齐。
FFT变换输出的实部和虚部数据各16位，每帧16 384点，存入16 384x32 bits的异步FIFO2，FIFO2可以完整存放一帧数据。当FIFO2非空时，FPGA对PCI9054产生本地中断LINT#信号，PCI9054通过Local总线将FIFO2中的数据读出。FPGA数字信号处理及控制结构框图如图4所示。
2．3 PCI总线接口方案
系统采用了PCI9054作为接口芯片，为PCI总线和局部总线建立起一条高速的数据通道，突发数据传输速度峰值可达132 MB／s。本系统中PCI9054采用本地数据和地址非多路复用的C模式，数据总线宽32位，本地时钟50 MHz。
评论