JPEG2000中5／3离散小波多层变换FPGA实现研究
3．2 地址生成模块的设计
对于做三层的离散小波变换，每层对RAM的(行／列)读／写地址都不相同，所以在地址生成模块中分别做了三层各自的地址模块，每个单层地址模块产生2路读地址信号、2路写地址信号和1路写地址使能信号。首先产生行变换的读／写地址，在行变换完成之后产生列变换的读／写地址，在列变换完成之后，给出一个EndOfBlock信号返回给图4中的Control模块。由Control模块控制分层地址模块的使能以及Select模块选择有效地址信号输出，并且通过对读地址计算算法的调度，实现分裂和边界延拓功能，不需要另外设计单独的处理模块，地址生成模块的总体框图如图4所示。
4．功能仿真及FPGA测试验证
该设计采用了流水线技术即通过插入寄存器，使得一组输入数据的计算分布在同一个时钟周期中，从而提高资源利用率，增加电路的数据处理量，提高了性能，在此用Verilog HDL描述实现。
4．1 功能仿真
在ModelSim的测试模块中设置时钟为100 MHz，图5为部分仿真结果，输入数据在经过3个时钟周期后计算出LH分量输出。由此可见，一维小波变换模块的设计符合JPEG2000标准规定，结果正确。本文引用地址：//m.amcfsurvey.com/article/191091.htm
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