Xilinx FPGA抗辐射设计技术研究
2辐射效应及其影响
空间电子设备由于其所处的轨道不同，受到的辐射影响也不相同，但是，总的来讲对XilinxFPGA影响比较大的辐射效应主要有：总剂量效应(TID：Total IonizingDose)、单粒子翻转(SEU：Single Event Upset)、单粒子闩锁(SEL：Single Event Latch-up)、单粒子功能中断(SEFI：Single Event Functional Interrupt)、单粒子烧毁(SEB：Single Event Burnout)、单粒子瞬态脉冲(SET：Single Event Tran-sient)、位移损伤(Displacement Damage)等。上述辐射效应产生的机理不尽相同，引起FPGA的失效形式也不同。
FPGA的配置存储器、DCM、CLB、块存储器对单粒子翻转比较敏感，可通过TMR(三倍冗余法)、Scrubbing等来解决。
单粒子闭锁会导致FPGA电流增大，局部温度升高，有时甚至可以高达200℃上，如果FPGA长时间处于高温状态将导致器件的永久损坏。只有降低电源电压才能退出闩锁状态，因此在检测到单粒子闩锁之后最好的办法是断开器件的电源。
FPGA中单粒子功能中断的敏感部分为配置存储器、上电复位电路(POR：power on reset)、
Select-MAP接口和JATAG接口，分别可通过Monitor the DONE pin、Read and Write to FAR、Read-back and compare to known CRC和toggling PROG等措施解决，对所有SEFI，Xilinx提供IP监视和改正。
单粒子瞬态脉冲能引起FPGA内部逻辑电路的短时错误，可通过TMR、Scrubbing等来解决。单粒子瞬态脉冲对于小于0．25 μm工艺的FPGA影响较大。
上述辐射效应对FPGA造成的影响有的是永久性的，如总剂量效应、单粒子烧毁、位移损伤；有的是能够恢复的，如单粒子翻转、单粒子功能中断、单粒子瞬态脉冲。接下来根据对上述辐射影响的分析，研究提高FPGA抗辐射效应的可靠性设计方法。
3 FPGA抗辐射效应可靠性设计
FPGA抗辐射效应可靠性设计可以从以下几方面进行考虑：FPGA整体设计加固考虑；散布内部间接检测辐射效应的自检模块；引入外部高可靠性的电子器件在空间中不可避免地会受到辐射效应监测模块等措施。
3．1 整体加固设计
在电子设备的外面一般采用一定厚度的材料对辐射进行屏蔽，屏蔽可以减少设备所受的辐射效应。不同的材料对不同的粒子有着不同的屏蔽性能，经常采用的材料有铝、钽和脂类化合物等。整体屏蔽的办法在航天电子设备中使用较多，也比较成熟。
结合我们实际，考虑整星及电控机箱的整体屏蔽效果，在轨高500km及四年工作寿命条件下，选器件耐辐射能力10～20krad(Si)以上。
3．2 冗余设计
冗余设计方法是被公认为比较可靠的应对辐射效应的方法。常用的冗余设计有三倍冗余法(TMR：Triple Module Redundancy)和部分三倍冗余法(PTMR：PartialTriple Module Redundancy)。图2所示为Xilinx推荐的三倍冗余设计逻辑，这种逻辑充分的考虑了SEU、SET产生的
影响。虽然TMR带来了可靠性的提高，但是也会使模块的速度降低(有的甚至低到原来的80％)、占用资源和功率增加(约为3．2倍)。本文引用地址：//m.amcfsurvey.com/article/191092.htm
TMR：Throughput Logic
简单复制(Three copies of the original design-Logic and I／O)
TMR Tradeoffs(TMR折中方案)
设计时可以根据实际情况对关键部分使用部分三倍冗余法。全部逻辑和敏感端口三模冗余有时需要权衡做出折衷，如下表。
评论