基于FPGA的时统模块可靠性设计
本板通过调线可以设置外部输入有效电平(为高或为低)，假设有效电平设置为高，其外部时统输入的同步状态机如图2所示。本时统模块在上电状态初始化时便启动全局计数器，当在A1状态或在A状态，以板载温度补偿晶振产生的精确的32MHz时钟(误差1Hz／32MHz)对输入时统进行循环计数直到A1或A状态改变，计数值为Count，在Count基础上分别加上SET-Offset，SET+Offset便可以设置下一个时统时钟周期上升沿调变在允许误差范围内的计数最小和最大允许值，其中SET为32MHz时钟对一个完整时统周期的计数值，Offset为门限误差。以移动标尺方式对下一次外时统输入的沿调变设置了允许误差范围。如果在此限定的计数范围内出现一次上升沿跳变，说明此时有外时统输入，该时统信号是有效的，并依据此上升沿作为同步，向外提供各种同步时统信号，同步误差为一个计数周期，即20ns。假如在此限定的计数范围内没有出现上升沿跳变，则产生一个错误标志位。说明没有外时统信号输入，或者外部输入时统信号无效，此时经由板载温补晶振产生的32MHz分频后，产生所需要的各种时统信号，对外转发，做到自守时功能。一旦有有效的外部时统输入，便可进入同步状态。若没有有效时统输入，立即转入自守时状态。本文引用地址：//m.amcfsurvey.com/article/191093.htm
2 高速电路EMC设计
目前该时统模块主要运用于CPCI系统，基于PCIExpress接口的电路属于高速电路，硬件设计中的关键要点是高速电路设计，进行高速电路的PCB设计，首先要充分考虑电磁兼容(EMC)。因为数字电路板形成的磁场天线和电场天线往往是整机设备最大的干扰源，其EMC性能好坏直接影响到设备的功能运行和认证测试。同时，设计初期考虑电路板的EMC问题，可以降低成本，提高产品合格率，缩短开发周期，提高系统的抗干扰能力和可靠性。
数字电路板中因为分布参数引起共电源阻抗耦合和共地阻抗耦合的共模辐射是最多的，而回流面积过大、回流集中问题往往是起因；同时注意密集的过孔、通孔、过大的安全间距、电地层的分割会破坏参考面的完整性，达不到EMC预想效果。
时统接收处理模块数字电路板布局时，时钟发生／缓冲分配器首先放置，并且要满足其间隔距离要求。时钟信号先走线，可以通过串接阻尼电阻或适当的虑波，增大高速信号的上沿时间和下沿时间，减小信号产生的电磁辐射强度和谐波数量，或者采用隔离技术如光隔、变压器隔离等，同样能过滤高频噪声。在可能的情况下，高速的时钟和信号线最好能跟地走，以达到回流面积最小的效果，也能解耦电容大小配备适当，并尽量靠近器件的电地管脚附近，不但能减小信号环流面积，而且能减小电源层耦合噪声的可能性，从而减小共电源阻抗耦合的共模辐射；铺铜要宽且不能留孤岛，铜皮上多打过孔并和地良好端接；信号线不悬空并实现良好端接；器件无用管脚和地良好端接，防止形成电场天线造成共模辐射；另外，3W规则和20H规则的执行、器件的浪涌保护等也可以增强数字电路板的EMC。
3 PCB仿真技术
通过进行PCB仿真，能启发新的思想或产生新的策略，还能暴露出原系统中隐藏着的一些问题，以便及时解决。高速串行电路设计中一个重要的技术难点就是如何保证信号的完整性，在进行PCB设计过程中，有针对性地对模块进行信号完整性分析，对提高系统的抗干扰能力、可靠性有很大的帮助。在本设计中采用的仿真工具是Mentor公司Hyperlynx GHz，Hspice仿真模型由器件的生产厂家提供。
仿真的过程主要包括前仿真和后仿真，以下叙述两种仿真的具体内容。
3．1 前仿真的实现
前仿真是在进行电路布线之前进行的仿真，也即是功能仿真。前仿真的主要目的有两个：验证原理设计的正确性，为电路布线提供设计参数。所以在这个仿真过程中只需要进行一些基本参数的设置，通过调整参数对比仿真的结果，在前仿真时不需要将PCB的全部信息导入。
评论