基于SOPC基本信号产生器的设计与实现
2．2 FPGA硬件设计
FPGA硬件设计是建立在电路板设计基础上的对FPGA芯片功能的设计，将一些可以在电路板上实现的功能在FPGA内部通过采用硬件描述语言或搭建模块的方式来实现，减少了上层设计的工作量以及系统硬件的风险。通常本层设计是通过通用计算机平台上的可视化编程软件实现的，本设计采用Altera公司的Quartus II 8．1系列设计工具。
2．2．1 DDS模块设计
如图4所示，频率控制字锁存器保存频率设置字M。双口RAM的写地址、写数据以及写使能端口完成对RAM中1 024 Byte数据的更新，N位累加器输出结果的高10位作为双口RAM的读地址。在系统时钟fclk的作用下累加器根据频率控制字M输出连续变化或跳跃变化的地址，双口RAM循环输出相应地址单元中的8位数据，此8位数据接到DAC输入口。本文引用地址：//m.amcfsurvey.com/article/191245.htm
假设双口RAM中存放一个周期的正弦信号数据，那么此时DAC输出的正弦信号的频率fout=fclk×M／2N，同理，当双口RAM中存放的是方波或者三角波数据时，DAC也会输出相应频率的信号。
模块中32位频率控制字锁存器，是用VerilogHDL语言实现的，并生成自定义模块以供上层原理图调用。N位累加器和双口RAM是利用Quar-tus II8．1中的MegaWizard Plug-IN manager定制实现。
2．2．2 定制Nios II CPU
32位的Nios II软核是该基本信号发生器的核心模块，主要用于人机界面的控制、键盘值的读取以及控制DDS模块输出信号的频率和样式。
如图1所示，CPU与外围设备之间要添加相应的外围接口，通过Avalon总线与相关部件相连，通过Avalon的读写时序对各个设备进行操作。在SOPCBuilder中可以提供众多IP核，通过定制即可完成相应系统的设计。
在软核定制过程中，I／O接口设计充分体现了软核设计的可裁减优势，根据系统设计的要求，任意改变IO口的个数和类型，使用方便。根据本设计功能的要求，确定IO口如表1所示。
为了使该基本信号产生器系统更加简化，没有扩展Flash存储器以及SRAM存储器，而采用EPCS1和FPGA内的RAM来代替。EP1C6Q240C8的RAM容量为92 160 bit，在配置时分配空间的大小因程序的大小而定，做到资源的充分合理应用。根据以上分析需要加入的组件有：NiosII CPU Core(CPU核)、片上存储器以及PIO。配置完成后将会生成如图5所示定制的CPU配置表。点击Generate生成模块，其模块如图6所示。
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