宽带数字信道化接收机的FPGA实现
3 系统硬件仿真与结果分析
本设计在EP3SE110F1152C4上完成了两通道的信道化过程、信号包络脉冲输出及对载频、相位差信息的编码输出。在硬件验证仿真时，用到了内嵌式逻辑分析仪——SignalTapⅡLogic Analyzer。它是一种调试工具，能捕获和显示FPGA中的实时信号特性，通过JTAG接口下载FPGA配置数据和上载捕获的信号数据，并在计算机中观察FPGA内部节点信号，使用户可以在整个设计工作过程中以系统级的速度观察硬件和软件的交互作用。FPGA芯片各项资源消耗情况如表1所示，共占用82％的资源，其中包括SignalTapⅡLogicAnalyzer所占用的资源。本文引用地址：//m.amcfsurvey.com/article/191258.htm
A／D的采样精度直接影响后面的精度，因此首先对A／D进行性能测试。信噪比RSN定义为信号峰值点的功率与去掉零频以及前五阶谐波分量后的所有噪声的功率比值。信号噪声失真比SINAD定义为信号峰值点的功率与去掉零频后的所有谐波及噪声的功率比值，其值较信噪比小。无杂散动态范围SFDR定义为单信号输入时信号与最大的谐波或杂散的功率比值。
实验一：输入信号频率为由信号源Agilent 83752A产生的正弦波，频率为720 MHz，幅度为-1 dBFS，采样频率为960MHz，从FPGA中导出采样数据作8 k点的FFT，得信号频谱如图8所示。
经计算得，信噪比RSN为47．5 dB，信号噪声失真比SINAD为46．3 dB，有效位数ENOB为7．4 bits，无杂散动态范围SFDR为59 dBc。
实验二：用Agilent的E4438C矢量信号发生器作为中频输入，输入载频为725 MHz，PRI=10μs，PW=2μs的脉冲信号测试结果如图9所示。图9中第一行表示输入信号经过LVDS降速后的输出波形，中间15行表示15个信道包络脉冲输出，倒数第二行表示有包络脉冲输出的那一路输出载频码，最后一行表示有包络脉冲输出的那一路输出的相位差码。
由以上的分析可知，载频为725 MHz信号应该出现在705～735 MHz的第9信道上，输出载频码为725-480=245，DSP写入校正编码使输出的相位差码为0。由图9可看出，只有第9信道有包络脉冲输出，输出载频码为245，输出的相位差码为0，这与理论结果一致。
实验三：用Agilent的E4438C矢量信号发生器作为中频输入，输入载频为725 MHz，PRI=10μs，PW=2μs的脉冲信号。用示波器同时采集输入中频脉冲信号和输出的信号包络脉冲，可得信号载频码和相位差码输出延迟时间，即整个系统延迟时间测试结果如图10所示。上边的一条线为输入的中频脉冲信号，下边的一条线为输出的信号包络脉冲，由图10可以看出系统延迟时间小于1．3μs，保证了系统的实时处理。
实验四：用一台Agilent的E4438C矢量信号发生器和两台Agilent的83752A作为中频输入，分别输入载频510MHz，PRI=100μs，PW=10μs；载频为720MHz，PRI=90μs，PW=8μs；载频为930 MHz，PRI=80μs，PW=20μs的三路脉冲信号。用示波器采集三路信号包络脉冲输出接口信号，可得系统对多信号处理结果如图11所示。最上边的线为第一路包络脉冲输出接口，中间的线为第二路包络脉冲输出接口，下边的线为第三路包络脉冲输出接口。当信号在时域交叠时，由不同的输出接口输出包络脉冲；否则在第一路输出接口输出。由图11可以看出系统完成了对同时到达多信号的处理。
4 结论
本文结合工程实际，完成了960MHz的16通道数字信道化接收机的FPGA实现。采用多相滤波器的高速高效数字信道化结构实现的数字信道化接收机，既能保证宽瞬时带宽要求，又能达到实时处理的目的；与传统的数字信道化结构节省硬件资源，提高系统的整体工作性能。FPGA仿真结果表明该模型在FPGA上实现的可行性以及实用性，并且实现了预期的指标要求。
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