基于TDI-CCD的成像FPGA系统软件设计应用
2．1FPGA软件设计分析
可编程逻辑设计原则的合理应用，为理解FPGA程序设计，实现高效、稳定的数字系统提供了条件。
(1)资源与速率的平衡。资源和速率是FPGA设计的重要指标。通过合理的软件结构划分，在高速数据处理区域采用速度优先方法，即通过模块复用、串／并转换、数据流水化等方法实现高速数据传输；在低速处理区域，采用串行方式和组合逻辑，通过增加扇出实现资源的最优化。
(2)系统与硬件匹配。FPGA内部硬件资源决定设计的结构和方法。采用BLOCK RAM或Distributed RAM，根据数据处理内容、资源利用率要求决定使用方式；另外，利用全局信号线，实现全局变量处理；利用FPGA内部IP和原语实现程序设计，改善程序架构。
(3)同步设计。同步设计是资源与速度的体现，在异步时钟域数据处理时，采用FIFO转存，解决同频异相或异频问题，实现数据读取和传输。
(4)可靠性设计。软件设计采用冗余和容错性设计、简化设计规模和减少软件配置项；
2．2 图像数据处理与分析
2．2．1 数据率和时钟选择
CCD图像输出数据率计算如下：
式中：F为输出数据率；Fpixel为CCD像元转移速率；A为量化等级；Npixel为像元数；Na为哑像元数；TL为行周期。根据指标计算，成像系统的数据率达到1 Gb／s以上，因此，数据传输采用10 b数据并行方式，满足软硬件设计预定的指标要求。
2．2．2 时钟域分析
CCD图像处理单元，主时钟采用120 MHz有源晶振(elk_sys)，通过FPGA内部全局时钟网络(BUFG)实现全局走线；设计时不建议使用DCM。系统的主要时钟如表2所示。本文引用地址：//m.amcfsurvey.com/article/191262.htm
系统接收外部行同步时钟，通过高频主时钟同步，并在FPGA内产生内部行频，用于产生CDS信号及控制逻辑。通过分频产生串行时钟，完成遥控遥测信号的收发；产生数据时钟，完成数据采样和传输；
2．2．3成像系统软件结构及功能实现
根据软件系统功能，自顶向下划分模块，如图2所示。为了保证模块间信号的独立性，增强了模块解耦处理，具体的处理原则是：减少模块IO数量，减少逻辑关联程度，避免信号控制环路产生；存储器与后续数据处理操作整合；模块间避免数据传输，减少异步时钟域的数据同步问题；采用脉冲电平逻辑实现模块控制等。由于合理划分了软件模块，方便了模块化设计和仿真验证，为后续的工作奠定了坚实的基础。图2中三级模块没有具体给出。
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