一种基于SoPC的FPGA在线测试方法
5 系统验证
5．1 系统测试条件
本次测试中FPGA芯片为Altera公司的CycloneIII EP3C120F484C8，系统时钟为50 MHz，使用的JTAG传输线缆为USB Blaster，NiosⅡ为经济模式，自定义DMA读、写外设内部FIFO均为2 K×16 b，NiosⅡ数据存储器On-Chip RAM大小为60 KB，使用Host-Base File System组件，在NiosⅡ工程属性中选中“Reduced device drivers”，经过NiosⅡIDE编译后代码占用程序存储空间为50 KB。
5．2 测试数据传输测试
在FPGlA目标系统测试数据上传至PC的测试中，在FPGA内部用verilog语言编写了一个数据源模块，数据源输出为2～8 000的计数值，数据宽度为16位，在数据8 000输出时，数据包结束信号有效，这样既可以验证FIFO满中断的情况又可以验证数据包结束中断的情况。测试数据源首、尾部的SignalTapⅡ测试波形如图4所示。在NiosⅡIDE，通过把pritnf()函数输出的调试信息自动存放到一个文本文件中，删去首、尾的调试信息即得到有效数据文件。文本文件数据结果如图5所示，其中数字后面的小黑块代表换行符，从结果看，此方法实现了测试数据的正确上传(注：由于测试数据太长，文中只给出数据的首部和尾部的截图)。本文引用地址：//m.amcfsurvey.com/article/191263.htm
5．3 激励数据传输测试
在激励数据传输测试时激励数据为存储于PC机上的计数值为1～2048二进制流文件，数据宽度为16位，通过加入Host-Base File System组件调用fopen()与fread()函数完成数据的读出，当查询DMA写从设备未满时发起DMA传输，图6是外部逻辑读DMA写从设备中FIFO的Signal Tap II测试波形图。从图中的结果看，数据读出为1～2 048，实现了激励数据的正确下载。
6 结语
本文提出了一种基于SoPC的FPGA在线测试方法，这种在线测试方法可以把存储在FPGA片上FIFO的测试数据通过JTAG接口上传至PC机并写入文件，也可以把存储在PC机上的激励文件通过JTAG接口下载到FPGA的片上FIFO。相比Altera已有的在线测试方法，此方法采用DMA操作，具有较高的数据吞吐量；采用NiosⅡ控制测试／激励数据的传输，无需手动操作；采集过程的控制由C语言编写，简单易用；使用PC机上的激励文件或者把测试数据存储为PC机上的文件，可以使用其它分析工具(如Matlab)产生激励文件或者对测试数据文件进行分析；另外，此方法对测试数据的采样深度没有限制。因此，这种在线测试方法具有广泛的应用前景。
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