多通道频率检测技术的FPGA实现
3 实现方案
本设计选用的FPGA芯片是Xilinx公司的Virtex-4SX55，该芯片时钟资源丰富，算术运算单元和专用存储模块以及可配置逻辑的使用都很灵活，非常适合当前信号处理系统的功能实现。因此，根据图2所示的结构，就可以得到一种基于DFT多相滤波器组的信道化解决方案，其具体实现结构如图4所示。本文引用地址：//m.amcfsurvey.com/article/191272.htm
图4所示结构由延时器、系数存储器、乘加器和FFT组成。其中延迟器可实现对输入数据32个周期的延时，存储器用于存储滤波器系数。下面对该结构中几个主要组成模块的实现及仿真结果进行介绍。
3．1 延时器的实现
本延时器采用FPGA提供的专用存取模块FIFO来实现32周期延时，其架构体系如图5所示。图中，每个延迟单元即是一个FIFO模块，FIFO的数据输出特点为先入先出。在本设计中，第一级延迟器的输出数据将作为下一个延迟器的输入数据，就相当于第一级FIFO的数据按先进先出的顺序依次向第二级FIFO压入，相邻两级的将满标志与读使能信号进行握手协议，从而实现数据的延迟输出。这样，设计8个同样结构的FIFO并进行串行级联，即可满足该结构的设计要求。
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