基于FPGA 的卫星便携站的同步数字复接器的设计

　　1. 2. 3 分接器

　　分接器负责将一路数据流分解成各个支路信息数据。它包括数据分接电路、时钟恢复电路、数据接收存贮器和数据缓冲单元等部分。时钟恢复电路产生解帧所需的各种时钟和相应的支路时隙，这些时钟和接口接收的数据一起送入数据分接电路，搜索帧同步字，当满足同步规则后判为同步，同时强迫时序与数据帧同步对应，将各支路信息数据分接，并送相应的解码单元，不同步给出同步/ 失步告警信号；数据接收存贮器为一双口RAM，用来发送数字音频数据； 数据缓冲单元用来把分接的同步数据的相位调整到满足数据接口的相位。复接器的组成框图如图3 所示。

图3 分接器组成框图

　　1. 2. 4 帧同步字检测

　　对于集中帧同步字方式，帧同步字在数据流中是若干个连续的码元，占据相邻的时隙，因此帧码检测电路比较简单，可由位数等于帧码个数的D 触发器和与门构成。数据由时钟逐位打入D 触发器中,一旦12 位帧码都移入D 触发器中，即12 个D 触发器输出为帧同步字，则与门输出一个脉冲，否则与门没有输出。为防止假同步，连续3 次搜索到帧同步字才认为设备同步，否则重新搜索。当信道误码率较高时，为避免设备频繁失步，当连续3 次失步才认为设备失步。

　　采用上述方法既可以防止假锁，又可以避免启动不必要的同步搜索，使设备工作更加稳定可靠。

　　所有以上功能除接口转换及时钟锁相外，全部使用FPGA器件，采用硬件设计语言实现。并按功能模块化设计，具有很好的重用性，可以方便地进行移植。

　　1. 2. 5 仿真与实现

　　该复接器是在Altera 公司的QuartusII5. 1 作为硬件开发平台，完全采用VHDL 硬件描述语言编写,并在QuartusII5. 1 的开发环境下进行时序仿真，系统仿真波形良好，除了允许范围内的信号延迟外，能准确实现数字信号的复接和分接，经过编译下载到可编程器件中，程序已通过了综合实验，获得很好的效果，满足了工程的需要。

　　2 系统同步性能分析

　　在传输过程中，由于信道噪声的影响，不可避免地将在传输码流中引入误码，从而导致系统同步的丢失。同步丢失是一个非常严重的问题，它将导致主观质量的严重下降，甚至使得整个系统不能正常工作。因此，复分接系统同步性能的好坏，是影响整个系统性能的关键环节。

　　在发送端，复分接系统输出数据流帧长为L =7 680 bit。在每帧的起始，是固定数值的同步帧头,码长为N = 12 bit，根据文献[ 3] ，有平均搜捕时间：

　　式( 3) 中，P 1 为同步字上的虚漏概率； Py 为非同步字上的虚警概率； T 为数据帧周期。如果信道的平均比特误码率，传送流的速率R =768 kbit / s，那么P1 = NP = 0. 001 2，P y = 2^-12=0. 000 2， T = L / R， 于是Ta = 12. 68 ms。

　　如果不考虑虚警概率的影响，平均确认失帧时间为：

　　式( 4) 中，β为后向保护参数，即在连续β次发现同步字丢失后才进入失步状态。取β = 3，那么Td= 25 ms。另外，平均失帧时间为:

　　式( 5) 中，a为前向保护参数，即在连续a次找到同步字后才进入同步状态。a= 3，那么Tr = 50 ms。而平均同步持续时间为:

　　所以T1= 1 607 h。从上面的分析中可以看出复分接系统即使在不进行误码保护的情况下，也能在较短的时间内确认失帧，并很快搜捕到同步； 同时在同步状态保持很长的时间。因此，该复分接系统具有较好的同步性能，在一定的误码保护措施下能够满足实际要求。

　　3 结束语

　　设计的数字复接系统的各个部分，都可以在FPGA芯片上用VHDL 编程实现。整个复分接系统功能就可以集成在一块芯片上，既节省了硬件资源,减少外部走线，简化了系统，而且该设计便于扩展,方便反复编写和修改程序，只需修改FPGA中相应控制参数和外接的监控信息就可以实现速率可变和帧结构可变的复接与分接。实验表明，该系统在FDMA便携式卫星传输平台中起到了重要作用，可提高信道的利用率和传输容量。