基于CPLD的高分辨率AD转换电路设计

图4电压放大偏置原理图

　2. 3　V /F转换电路

　　电压/频率转换即V /F转换，是将一定的输入电压信号按线性的比例关系转换成频率信号，当输入电压变化时，输出频率也响应变化。

　　本设计采用专用集成芯片AD652，辅以的外围电路即可实现V /F转换，如图5所示。AD652是美国ANALOGDEV ICES公司推出的高精度电压频率(V /F)转换器，它由积分器、比较器、精密电流源、单稳多谐振荡器和输出晶体管组成。该电路在±15 V电源电压下，功耗电流小于15 mA，满刻度为1 MHz时其非线性度小于0. 07 % ， 最佳温度稳定性为±150 ppm /℃。用AD652实现V /F转换，可以满足较高的满刻度频率响应和较低的最佳温度稳定性。

图5　V /F转换电路

　　由于使用外部时钟设置满量程输出频率，AD652可以获得更高的线性度和稳定性。通过使用同一时钟驱动AD652和设置计数时间闸门，转换精度与时钟频率无关，不因时钟频率的改变而改变。

　2. 4　基于CPLD的频率计电路

　　在本系统中，CPLD采用美国XIL INX公司生产的XC95108CPLD(复杂可编程逻辑器件) ，其片内有108个宏， 2 400个门，频率可以达125 MHz，引脚间延时715 ns，供电电压5 V或313 V的在系统可编程器件，其可供用户使用的I/O口数在64个以上。

　　XC95108采用FLASH编程工艺，可反复擦写，所设计的电路如图6所示。

　　由于输入的信号是交流信号而CPLD (可编程逻辑器件)和施密特触发器是数字芯片，不识别负信号，需将输入交流信号变为直流信号，用两个电阻实现电压钳位功能，钳位后的信号经7414(施密特触发器)整形为方波后直接输入CPLD 对其计数。

　　由于CPLD可以实现高速响应，可以实现准确计数。

　　频率计测得的数据为此系统的AD转换结果，转换精度受基准晶振和AD652的V /F满刻度时的量程的影响，由于CPLD 的基准晶振选用的是20MHz的高精度晶振。设计的AD 转换频率为50kHz，所以在计数周期内基准晶振脉冲个数为400，CPLD因为随机时间出现的误差仅为一个脉冲，而AD652的满刻度频率高，可达1MHz，所以精度可达到几千分之一。

图6　基于CPLD的频率计电路原理图

　2. 5　单片机控制电路

　　控制部分采用凌阳SPEC061A 单片机。

　　SPCE061A是凌阳科技新推出的一个16位结构的微控制器，它在2. 6～3. 6 V工作电压范围内的工作速度范围为0. 32～49. 152MHz，较高的工作速度使其应用领域更加拓宽。2 K字节SRAM和32 K字闪存ROM仅占一页存储空间， 32位可编程的多功能I/O端口;两个16位定时器/计数器; 32 768 Hz实时时钟;低电压复位/监测功能; 8通道10位模- 数转化输入并具有自动增益控制功能的麦克风输入方式:双通道10位DAC方式的音频输出功能等。SPCE061A是数字声音和语音识别产品的一种最经济的应用。

　　在本系统中， SPCE061A主要实现CPLD信息读取，键盘接口和显示模块控制等功能。