基于逻辑分析内核的FPGA电路内调试技术
最小化调试专用引脚数的第二种方法是时分复用(TDM)。TDM复用常用于设计原型，此时把多片FPGA作为单片ASIC的原型，从而用于最小化调试专用引脚数。这项技术最适合用于处理较慢的内部电路。假定使用8位总线的50MHz设计(时钟沿间为 20ns)需要电路内的可视能力。使用100MHz在第一个10ns期间采样低4bit，在第二个10ns期间采样高4位。这样仅用4个引脚，就可在每个 20ns周期内捕获到全部8位的调试信息。在捕获迹线后，组合相继的4位捕获就可重建8位迹线。TDM复用也有一些缺点。如果用传统逻辑分析仪捕获迹线，触发就变得非常复杂和容易出错。例如在8位码型上的触发就包括把逻辑分析仪设置到寻找跟随规定4位码型后的另一特定4位码型。但逻辑分析仪不知道哪一个4 位是 8位组的开始，因此要在与触发设置相匹配的条件上触发-而不是使用者所中意的触发条件。
采用TDM复用时得到的测量结果有精确的周期。但设计工程师却丢失了时钟周期间的定时关系信息。通常单端引脚的速度和逻辑分析仪收集迹线的采集速度(状态模式)限制了压缩比。例如如果最大单端引脚速度是200MHz，内部电路运行于高达100 MHz，那么可实现的最大压缩比是2:1。
随着给定FPGA设计的成熟，它可能会增强和改变。原来专门用于调试的引脚会被用于设计增强。或开始就限制了设计的引脚。另一种调试技术为这类情况带来价值。
逻辑分析内核
现在大多数FPGA厂商也提供逻辑分析(见图2)。这些 IP在合成前或合成后插入FPGA。内核包含触发电路，以及用于设置测量和内部RAM，以保存迹线的资源。插入设计的逻辑分析内核改变了设计的定时，因此大多数设计工程师都把内核永久性地留在设计内。
从 JTAG 下载逻辑分析仪的配置，图中的例子是 Xilinx ChipScopePro本文引用地址：//m.amcfsurvey.com/article/191390.htm
图2: 从 JTAG 下载逻辑分析仪的配置，图中的例子是 Xilinx ChipScopePro。对于电路内配置，可通过JTAG访问内核，以及为观察而把捕获数据传送到PC。如果内核消耗不到5%的可用资源，FPGA 内核就能充分发挥作用。如果 FPGA的尺寸使内核要消耗超过10%的资源，设计工程师在使用这种方法时将会遇到很多问题。
逻辑分析内核有三项主要优点。
1. 它们的使用不增加引脚。可通过FPGA 上已有的专门JTAG引脚访问。即使没有其它可用引脚，这种调试方法也能得到内部可视能力。
2. 简单的探测。探测包括把结点路由到内部逻辑分析仪的输入。不需要担心为得到有效信息，应如何连接到电路板上，也不存在信号完整性问题。
3. 逻辑分析内核是便宜的。FPGA厂商把他们的业务模型建立于用硅片所获取价值的基础上。所以所用的调试IP 通常能以低于$1,000美元的价格获得。
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