FPGA实现的任意波形发生器的设计

下面介绍超进位流水线累加器的构成，比较流水线累加器内部结构图和超前进位加法器的32位相位累加器的结构图，可以看出两个图的区别，经过编译以后的报告如图8所示，可以看出经过改进后，编译的最大工作频率提高到了336．7 MHz。比单纯的流水线累加器提高了将近20 MHz。
图9是其时序仿真图，从图上可以看出，其值完全和功能仿真一致。
1．3 双口RAM设计
在设计波形存取电路时，首先应确定波形RAM的深度和字长。波形RAM的深度和字长与很多因素有关系。存储器内部存储的是一个或N个整周期的标准波形数据，存储器容量越大，存储的被采样波形点数就越多，采样效果就越好。存储器的读取速度是产生高频波形的重要保证，读取速度必须满足相位累加器的累加速度，这样才能保证直接数字合成过程的正常进行。同时，为了保证整个速度的同步性，选用一种同步RAM也是很必要的。
首先要确定波形RAM的深度和字长，由于任意波形发生器设计中选择的DAC的字长是12位，很明显波形RAM的字长也应该是12位；由于选择的地址线位数为12位(即相位累加器输出的高12位)，寻址空间为4 K(4 096)个单元，即RAM存储空间应为4 096x12 bit=49 152 bits，由于本设计所选择的FPGA内部RAM最大可配置为119 808 bits，完全可以满足49 152 bits的RAM空间设计。所以波形RAM设计为字长12位，地址线12位。针对任意波形发生器与普通DDS的不同，波形RAM的设计主要要求RAM具有读写两个端口，这样可以通过两套地址系统，方便地进行RAM内容更新，即对RAM的写操作；波形幅度量化数据的输出，即对RAM的读操作。结合ALTERA公司FPGA的特点，选择了EP2C5F256C6这个芯片内部的双口RAM来实现这个功能，如图lO所示。

芯片内部的双口RAM具有读地址和写地址两组地址线，数据线也分成了读数据线和写数据线两组。这样波形RAM的设计就非常简单了，将写数据线、写地址线和单片机的数据线、地址线相连，用单片机更新RAM中的数据；将读地址线和读数据线分别与相位累加器的输出和DAC的数据输入相连，读数据线上即输出了波形幅度量化数据。

2 结束语
本文详细阐述了产生任意波形数据和基于FPGA的硬件设计部分，以QuartusⅡ8．O软件平台作为开发工具，选用CycloneII系列的EP2C5-F256C6 FPGA芯片实现DDS结构中的数字部分，其中相位累加器是DDS的核心部件，重点阐述了相位累加器部分的设计，采用8级流水线结构借助前5级的超前进位模块，编译的最高工作频率，由317．97 MHz提高到336．7 MHz，采用此种设计方法，节约了成本，缩短了开发周期，具有可行性。