基于FPGA的复数浮点协方差矩阵实现

1．4浮点复数乘累加器
1．4．1 复数乘法器
假设有两个复数分别为a+jb和c+jd，这两个数的乘积为：

复数乘法器的工作原理如图3所示，其中所用到的加法、减法和乘法器都是基于浮点的运算。值得一提的是，在实现浮点加减法的时候，可以将尾数连同符号位转化为变形补码形式后再进行加减运算。这样做的目的是方便判断数据是否溢出(变形补码判断溢出的规则是：当两位符号位不同时表示溢出，否则无溢出。无论数据是否溢出，第一位符号位永远代表真正的符号)，若溢出，则将尾数右归，指数部分加1，若没有溢出，则将尾数左归(规格化)。浮点乘法相对较简单，对应阶码相加，尾数相乘可以采用定点小数的任何一种乘法运算来完成，只是在限定只取一倍字长时，乘积的若干低位将会丢失，引入误差。

1．4．2 浮点复数乘累加器
以11个阵元的圆阵为例，实现串行处理方案的浮点复数乘累加器的原理如图4所示，实部和虚部(双通道)的乘累加器模块工作原理一样。
121阶数据缓存器实际上就是121个数据锁存器级联形成的一个移位寄存器，初始状态为零。当浮点复数乘法器有输出的时候，启动数据缓存器与之进行加法操作，121个时钟周期以后可以实现一次快拍采样的矩阵累加。累加清零信号由时序控制器给出，当所有的快拍采样点运算都结束之后，数据缓存器输出累加结果(即协方差矩阵的运算结果)，同时控制器送出一个清零信号，清零121阶数据缓存器。

2 仿真结果
可编程逻辑设计有许多内在规律可循，其中一项就是面积和速度的平衡与互换原则。面积和速度是一对对立统一的矛盾体，要求一个设计同时具备设计面积最小，运行频率最高，这是不现实的。于是基于面积优先原则和速度优先原则，本文分别设计了协方差矩阵的串行处理方案和并行处理方案，并用Altera＼stratix＼EP1S20F780C7进行板上调试。其调试结果表明，串行处理方案占用的资源是并行处理方案的1／4，但其运算速度却是后者的11倍。
2．1 串行处理方案仿真结果
如图5所示，clk为运算的总控制时钟；reset为复位控制信号，高电平有效；rd为读使能信号，低电平有效；wr为写使能信号，低电平有效；wr_clk为写时钟信号，上升沿触发；q_clk为读时钟信号，上升沿触发；ab_re(31：O)和ab_im(31：O)为乘法器输出的实部和虚部。q_t2为矩阵乘累加模块的同步时钟信号；clkll，state(3：O)，clkl和state(3：0)是状态机的控制信号，控制矩阵运算规则。

如图5所示，在100 ns时reset信号有效(即reset=‘1’)，所有状态清零。从335～635 ns间，写使能信号有效(wr=‘O’)且有两个写时钟信号的上升沿到来，即向任意一个通道的FIFO中存入两个快拍采样数据，最后输出结果应该有两个矩阵，如图6所示。当FIFO为空时，运算停止，所有状态清零。等待新采样数据的到来。
图5中，在350 ns时，读使能有效(rd=‘0’)且有一个读时钟信号的上升沿到来，所以empty信号存在短暂的不空(empty=‘O’)状态，捕获到这个信息，便触发单稳态触发器模块，产生具有121个clk时钟周期长度，占空比为120：1的q_clk信号，进行FIFO的读操作。