基于CPLD+DSP的实时数字图像稳定系统

该系统输入输出都为标准模拟视频信号，设计采集图像大小为512×512像素，速度为30～60帧／s的实时采集。摄像头输入模拟视频信号后，经过SAA7110进行A／D转换和信号分离后，进入输入端高速数据缓冲区。输出端缓存中的数据，通过BT121进行D／A转换后，合成为标准模拟视频信号，可直接送监视器显示。用逻辑器件CPLD控制系统的工作时序。为适应高速数据吞吐，输入输出缓冲存储器选用了双端口RAM。
2．2CPLD控制
系统的逻辑控制器是100引脚的XC95144，其主要工作是控制输入／输出帧存，以便DSP将存在其中的处理好的图像数据读出，并在同步控制信号和消隐信号的协同下形成标准视频输出信号，送到监视器显示。图3给出了逻辑控制的原理框图。

CPLD的逻辑控制的工作包括：1)根据SAA7110分离出的同步信号，经过逻辑判断后，给出BT121需要的同步信号；2)由于SAA7110输出的LLC2时钟与采样时钟、输出时钟是同步的，因而以LLC2作为采样数据存储和同步控制子系统的时钟，CPLD内部计数器进行数据采样计数，产生偏移地址，以控制输入／输出缓冲读写数据，使用LLC2时钟也避免了使用外部时钟需要解决的信号相互间的同步和锁相：3)计数器产生控制中断，通知DSP启动数据读／写EDMA通道和进行数据转移；4)低位地址A0和A1进行译码产生Bank Enable信号，送到双口RAM以进行数据位选通。由于输入／输出缓存具有对称的硬件结构，所以XC95144在进行地址计数时，产生两套相同Bank信号和地址偏移，供输入和输出双口RA-M。

3 数字图像数据的采集与输出
3．1 数据采集
系统的设计视频信号采集能力是从CCD获得模拟视频信号中采集到512×512大小的数字图像，并通过帧缓存——异步静态双端口存储器(dual-port RAM)，经DSP的EDMA通道送到SDRAM中。采集模块的结构如图4所示。