利用FPGA协处理提升无线子系统性能

如图2所示，在运行速度为3.125Gbps的DSP上使用SRIO端口(使用8b/10b编码，Turbo解码功能需要200比特的额外开销)会造成230?sec的DSP到FPGA传输延迟(也就是说TTI时段中有将近四分之一仅用来传输数据)。加之其他可预见的延迟，为满足这些系统时序，当用户为50个时，所需的Turbo编解码器性能就是高达75.8Mbps。

图2：协处理数据传输延迟问题的 LTE 示例。

使用FPGA将Turbo编解码器作为基本上独立的后处理器来处理，不仅可消除DSP延迟，还能节省时间，因为不需要以高带宽在DSP和FPGA之间传输数据。这样做可将Turbo解码器的吞吐量降至47Mbps，因而可选用更多比较经济的器件，并且可以减少系统功耗。

另一项考虑是在XilinxFPGA上是否使用软嵌入式或硬嵌入式处理器IP来卸载某些系统处理任务，进而可能进一步减少成本、功耗和占用空间。有了如此大量的信号处理资源，就可以在DSP处理器、FPGA可配置逻辑块(CLB)、嵌入式FPGA DSP模块和FPGA嵌入式处理器之间更好地分配各种复杂功能(如基带处理中的复杂功能)。Xilinx提供了两种类型的嵌入式处理器：MicroBlaze软核处理器(常用于系统控制)和性能更高的PowerPC硬核嵌入式处理器(用于更复杂的任务)。

FPGA嵌入式处理器提供的有利条件允许将所有非关键性操作都合并到在嵌入式处理器上运行的软件中，从而尽量减少整体系统所需的硬件资源总量。

软件和IP的重要性

关键问题是如何将这种潜在能力全部释放出来。必须考虑需要用哪些软件对问题的复杂性进行抽象以及可以使用哪些IP，应该考虑利用FPGA为关键部分提供最佳解决方案。

Xilinx致力于开发行业领先的工具和体系，能够在比HDL工具(如MATLAB模型和C代码)所能提供的更高的抽象层上实现高效的FPGA解决方案。利用Xilinx专门用于DSP的系统生成开发工具和AccelDSP综合工具，可以尽可能无缝实现从算法到硅片的链接。

目前有一个日益重要的工具提供商团队，其产品通过C/C++到逻辑门的设计流程把开发提升到电子系统级(ESL)。ESL设计工具的目的是提供一种完备的系统级方法，以便生成和集成硬件加速功能以及控制这些功能的处理器的控制代码。