FPGA芯片在高速数据采集缓存系统中的应用

2芯片的选取
ADC是数据采集系统的核心，其性能指标往往是决定数据采集系统性能最关键的因素。本系统的中频频率为1125 MHz，带宽BW为250 MHz。ADC选用ATMEL公司的高速采样芯片AT84AD001本系统采用带通采样方式，其采样频率低于输入中频频率。但是ADC的输入带宽必须大于中频频率加二分之一带宽，AT84AD001的模拟输入带宽为1500 MHz，高于1125+125=1250 MHz，故可满足设计要求。AT84AD001的最高采样率为1000MHz，也可以满足系统要求。此外，AT84AD00l的模拟输入、时钟输入和输出全部采用差分方式。设采样时钟频率fsw为500 MHz，内部提供了1：l／l：2降速率逻辑，其输出A、B、C、D四路的数据速率分别为fsw／2，数据宽度为8位，电平为差分LVDS，数据宽度为2x8=16位，但是，由于速率已经是250MSPS，故可以直接送给FPGA处理，而不需要再进行专门的降速率处理。
StratixII系列FPGA是Altera公司具有全新构架的高密度产品。它采用1．2V电压、90nm及全铜层SRAM工艺，是采用自适应构架的FPGA。与第一代Stratix相比，StratixII器件的逻辑密度是前者的2倍，速度也快了50％，在无线通信、高速数字信号处理和军事雷达等领域都有广泛的应用前景。本设计采用其中的EP2S90系列，该系列由三种不同大小的集成RAM块组成，包括512 bit的M512块、4Kbit的M4K块以及512 Kbit的M-RAM块。其中最大容量的M-RAM块就有4块，基于这三种块的RAM单元最多能达到9 Mbits的容量，因此，StratixII系列FPGA是那些对存储量要求很高的应用的理想选择。

3 系统的实现及仿真
3．1 ADC接口及控制模块
本系统选用AT84AD001B芯片，设计模拟输入的工作方式为I通道与Q通道有相互独立的两路输入，时钟输入的工作方式为I通道和Q通道有各自独立的时钟，并分别在上升沿时采样。
AT84AD001B有MODE、CLK、LDN及DATA等4个引脚用于三线串口配置。其中，MODE为高时，启用三线串口，设计时可将此引脚接入FPGA中，以便在FPGA中可以根据自身需要进行MODE的置O与置l的配置：CLK为三线串口的配置时钟输入引脚，该引脚允许输入的最大时钟频率是50 MHz，本设计的输入时钟为20 MHz，可以符合要求；LDN为通过三线串口配置寄存器的开始和结束信号的输入引脚；DATA为三线串口的寄存器配置数据输入引脚。
每个三线串口寄存器所需输入的配置数据包括3 bit的寄存器地址和16 bit送入该寄存器的数据，总共需配置8个寄存器，其相关时序图如3所示。

根据以上高速采样相关的三线串口组成情况，可以得到如图4所示的AD配置电路。

图4中各管脚的定义如下：
clk_20m：三线串口时钟输入；
rst：复位；
ad_mode：配置模式；
s_ldn：标志信号脚；
s_data：寄存器数据输入；
其仿真结果如图5所示，由图5可见，在ldn上升沿时寄存器数据开始输入，每20个周期读入一个寄存器数据。由此结果，即可知配置正确。