基于FPGA的SoftSerdes设计与实现

基于两种基本的时序约束的时序分析决定了抽头延时和延时链的长度，抽样延时线的时序分析如图3所示。而时序约束分最好情况和最坏情况：最好情况的时序约束是整个延迟线的最小值必须大于数据总的抖动数，这个约束决定了抽头的个数；而最坏情况的时序约束是其最大的抽头延时值必须小于数据的有效窗口，这个约束决定了延迟线的构成。

最好和最坏情况的数学表达式分别为：
tJTT＜tTPMIN[(n-2k)＋1]

和tVAL＞ktTAPMAX

其中，n是抽头数，k是数据有效窗口内数据最小抽样数，tTAPMIN和tTAPMAx是必需的最小和最大抽头延时，一般情况下，tJTT是总的jitter，tVAL是数据的有效窗口。

1．3数据恢复状态机

当抽头延时线对数据进行抽样时，数据状态恢复机就对这些抽样进行处理并最终输出有效位。边沿检测机制是通过分离穿过所有通道的各自检测结果获得的，每个通道再对上升沿抽头延迟线和下降沿抽头延迟线的8个抽样进行异或运算以得到每个通道各自的边沿检测抽样。在这个过程中，下降沿信号从180度相位的时钟域移到0相位的时钟域，接着边沿检测到的上升沿抽样和下降沿抽样与先前通道的边沿检测抽样值进行或操作，并把相或的结果送给下一个通道，从而将最后一个通道得到的最后结果送给状态恢复机。因为不管是上升沿抽样，每次还是下降沿抽样都只有一个数据跳变，所以在边沿检测抽样时至少有1bit被提取出来。边沿检测机制有四种行为：右移、左移、右跳和左跳。

状态机总是保持至少一个抽样到数据有效窗口的边沿。在复位期间，状态机把抽头延时线的位置指示信号(POS)放到抽头延迟线的中央位置，POS信号用来选择有效数据抽样。其状态机的输出信号如表1所列。在正常运行时，抖动可能会引起数据有效窗口的漂移。状态机通过边沿检测机制不断的把边沿抽样值送到数据有效窗口，并决定POS指示信号和数据有效窗口边沿间的相对位置。如果POS指示信号离边沿太近，状态机则通过右移或左移POS信号对其进行调整，以使POS信号适当的离开边沿。接着，状态机会对POS指示信号更新并把更新情况反馈给抽头延时线。两个8∶1选择器可利用POS信号来选择上升沿抽样和下降沿抽样并将其作为有效数据输出。

状态机的工作原理如图4所示，其中0和1为抽样延时线对数据边沿的采样值。