基于FPGA的高斯白噪声发生器设计

由图2可以看出，m序列的功率谱密度的包络是[(sin x)/x]2形的，它约在伪随机序列基本时钟频率的45％带宽内具有均匀功率谱密度，所以用滤波器滤除该频带内的信号就可以近似看作带限白噪声。m序列的均衡性、游程分布、自相关特性和功率谱与随机序列的基本性质很相似，所以m序列属于伪噪声的序列或伪随机序列。
2．2 FIR数字滤波算法
m序列的功率谱是固定的，要生成带宽可调的数字噪声序列需要对m序列进行低通数字滤波，本文采用的是FIR数字滤波器。
由Lindeberg定理可知，设有独立随机变量序列

该定理证明了由大量微小且独立的随机因素引起，并积累而成的变量，必是一个正态随机变量。FIR滤波器的单位冲激响应为h(n)，0≤n≤N一1，输入函数为x(i)，则输出函数y(i)可以写为：

该算法需要N次相乘，N-1次累加。为了产生带宽小于5 MHz高质量的数字噪声序列，需要构建窄通带、通带阻带转换迅速的低通滤波器，对此仅仅增加单级FIR滤波的冲激相应长度n是不够的，对此本文采用了多级FIR数字滤波的方法。为了使得多路多级FIR滤波器能够在常用FPGA平台上实现，对FIR数字滤波模型进行算法优化，以节约所需逻辑单元资源是很有必要的。
采用单位冲激相应h(n)为偶函数的FIR滤波器，并取阶数N为奇数，则式(6)可以化简为：

采用该方法可以将FIR算法中乘的次数减半，总计算量减为(N+1)／2次相乘，N-2次累加，极大地节省了FPGA的逻辑单元资源。FIR的滤波过程实质上就是一个延迟后加权相加的过程，即滤波输出y(i)是输入x(i)以及它的前N一1个状态的加权叠加。
2．3 DDS算法
随着数字集成电路和微电子技术的发展，直接数字频率合成器(Direct Digital Synthesizer，DDS)逐渐体现出其具有相对带宽宽，频率转换时间短，频率分辨率高，输出相位连续，可编程及全数字化结构等优点。
DDS的基本工作原理是根据正弦函数的产生，从相位出发，用不同的相位给出不同的电压幅度，最后滤波平滑出所需要的频率。图3是DDS的原理方框图。

参考频率源又称参考时钟源，它是一个稳定的晶体振荡器，用来同步DDS的各组成部分。相位累加器类似于一个计数器，它由多个级联的加法器和寄存器组成，在每一个参考时钟脉冲输入时，它的输出就增加一个步长的相位增量值，这样相位累加器把频率控制字K的数字变换成相位抽样来确定输出合成频率的大小。相位增量的大小随外指令频率控制字K的不同而不同，一旦给定了相位增量，输出频率也就确定了。当用这样的数据寻址时，正弦查表就把存储在相位累加器中的抽样数字值转换成近似正弦波幅度的数字量函数。以上的算法都可在FPGA内部实现。