FIR带通滤波器的FPGA实现

3 在ModeISim中实现RTL级仿真
Simulink中仅实现了算法级的仿真，而ModelSim需要对生成的VHDL代码进行功能仿真即RTL级仿真。如图4的波形。

图4定性表述了6个信号波形。clock为时钟周期，第二个信号是全局复位。重点观察第三、六个信号，分别是输入信号(加了数／模转换的)的模拟显示和经滤波后输出信号的模拟显示。这和Simulink中仿真结果是一致的。第四个信号是滤波后(加数／模转换)的信号，第五个是最后一个4阶滤波子系统的输出。同样可设置ModelSim对应的数字显示，每个时钟周期对应的数值即为每个时钟周期对正弦信号的一个采样点计算一次的值。

4 在QuartusⅡ中实现时序仿真
ModelSim中也仅实现RTL级仿真，并不能精确反应电路的全部硬件特性。Altera提供自动和手动两种综合适配流程，在此选用自动流程在QuartusⅡ中进行硬件设计。设定990 ns仿真结果如图5所示与图3ModelSim的数字显示对应信号和结果均是一致的，只是QuartusⅡ的时序仿真更为精确。

5FPGA硬件实现
系统仿真通过后，需转到硬件上加以实现，这是整个DSP Builder设计中最为关键的一步。QuartusⅡ仿真中生成了．sof编程文件，用于FPGA编程配置，完成了对开发板StratixⅡEP2S180特定芯片的编译和管脚的分配。将．sof文件下载到开发板中，编程模式为USB Blaster相应模式为JTAG，用示波器检测D／A输出，可观察到实测的输入／输出波形与仿真结果均对应一致。至此完成了该滤波器完整的FPGA开发设计，并验证了该滤波器达到预期设计要求。

6 结 语
这里介绍在Altera DSPBuilder。环境下基于模型化设计FIR数字带通滤波器的方法，通过模块化的方法实现了向VHDL硬件描述语言代码的自动转换、RTL级功能仿真、综合编译适配和布局布线、时序实时仿真直至对目标器件的编程配置和硬件实现。验证了滤波器满足预期设计要求。创新点在于便捷地设计模块或修改基本参数，完成其他DSP系统设计。综上采用DSP Builder作FPGA设计，可以更快速、可靠、有效地实现系统功能。体现了FPGA技术的便捷和发展。